关于rk3288 spidev0.0 的cs 控制的问题
我在使用系统自带的spidev0.0时，通过逻辑分析仪发现，cs控制从一开始拉低之后就一直是低电平，但是我使用的器件需要在每次发送指令之前将cs拉高再拉低，求解决方法。逻辑分析仪的截图如下：
gsl_spidev_sync_read(struct spidev_data *spidev,struct spi_transfer *t)
{
struct spi_message m;
spi_message_init(&m);
t->bits_per_word = 8;//每次读的数据长度为8位
t->delay_usecs = 1;//每次读完延时
t->speed_hz = 14*1000*1000;//读的速率
t->cs_change = 1;//CS引脚电平变化
spi_message_add_tail(t, &m);
return spidev_sync(spidev, &m);
}
你追进去看t->cs_change = 1 是怎么控制的,应该就是这里了 madman 发表于 2016-10-26 10:12
gsl_spidev_sync_read(struct spidev_data *spidev,struct spi_transfer *t)
{
struct spi_message m;
谢谢你的回复，这段程序在哪里啊，我怎么没有找到？
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