王伟 发表于 2022-12-25 22:36:38

一打开PCIE3.0就出问题

你好！

在你们原有的板PCIE3.04线改成2线 内核卡住报错 然后把LOG贴上去，贴后面的就行了 DTS配置如下：
&pcie30phy {
rockchip,pcie30-phymode = <PHY_MODE_PCIE_NANBNB>;
status = "okay";
};

&pcie3x4 {
num-lanes = <2>;
reset-gpios = <&gpio4 RK_PB6 GPIO_ACTIVE_HIGH>;
vpcie3v3-supply = <&vcc3v3_pcie30>;
status = "okay";
};


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王伟 发表于 2022-12-25 22:50:58

PCIE两路都需要时钟信息，我们采用两线控制，就给了一路时钟信号，是不是这个问题导致的

liangyj 发表于 2022-12-26 17:04:20

请问sdk有更新到最新吗，我们这边改了之后，是可以正常跑起来的，测试到的pcie的读速度也只有原来的一半

王伟 发表于 2022-12-27 15:21:43

是最新的，你们也是两线控制的吗

liangyj 发表于 2022-12-27 17:15:55

请问你们有涉及到硬件上的修改吗，还是只是在软件上将pcie3.0 phy拆分成2lane模式的？

王伟 发表于 2022-12-28 17:14:05

硬件也是只有两线

liangyj 发表于 2022-12-29 09:38:07

本帖最后由 liangyj 于 2022-12-29 09:57 编辑

王伟 发表于 2022-12-28 17:14
硬件也是只有两线
我们与icore-3588j配套的底板pcie接口是PCIe3.0 x 4 Slot的，PCIe3.0 x 4 Slot是支持只用2lane的，从你们报的log来看应该是PCIe3.0phy工作异常
请注意以下事项：
1. pcie30phy拆分后，pcie30x4控制器，工作于2Lane模式时只能固定配合pcie30phy的port0，pcie30x2控制器，工作于2Lane模式时只能固定配合pcie30phy的port1。
2.RK3588 pcie30phy 有两个port 4个lane ，如果只使用其中一个port，另一个port也需要供电，refclk等其他信号可接地。
3.外部晶振芯片的时钟输入是否异常，如果无时钟或者幅度异常，将导致phy无法锁定。
4.检查 PCIE30_AVDD_0V75 和PCIE30_AVDD_1V8电压是否满足要求。

王伟 发表于 2022-12-30 10:03:33

你好，在问一下：RK3588 pcie30phy 有两个，只是用一个，另一个需不需要外部提供时钟信号？

liangyj 发表于 2022-12-30 11:31:54

王伟 发表于 2022-12-30 10:03
你好，在问一下：RK3588 pcie30phy 有两个，只是用一个，另一个需不需要外部提供时钟信号？

可以不提供信号，如果只使用其中一个port，另一个port refclk等其他信号可接地。RK3588 pcie30phy 有port 0和 port 1 的，每个port都有对应的2个lane ,如果只用2lane 控制的话 要注意一下phy控制器对不对。 pcie30phy拆分后，pcie30x4控制器，工作于2Lane模式时只能固定配合pcie30phy的port0，pcie30x2控制器，工作于2Lane模式时只能固定配合pcie30phy的port1。
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