Firefly开源社区

标题: rk3288 reload lvds与hdmi 双屏异显 [打印本页]
作者: ━═☆ㄗ寶    时间: 2018-6-26 10:38
标题: rk3288 reload lvds与hdmi 双屏异显
各位大神你们好，我最近遇到一个问题解决不了。
硬件平台：rk3288 reload
软件平台：android 5.1
目的：需要hdmi与lvds双屏异显
问题：已实现hdmi与lvds接口屏幕 双屏同显，但是想要hdmi主屏，lvds为副屏时，hdmi正常显示，lvds黑屏（通过修改dts文件，见附件）

想问下改dts中的prop可以实现吗？或者还是要修改其他东西

麻烦百忙之中答疑解惑，谢谢。


  2. [color=Yellow]#firefly-rk3288-reload.dts[/color]
  3. /dts-v1/;

  5. #include "rk3288.dtsi"
  6. //#include "lcd-box.dtsi"
  7. #include <dt-bindings/input/input.h>
  8. #include "lcd-b101ew05.dtsi"


  11. / {
  12.         fiq-debugger {
  13.                 status = "disabled";
  14.         };

  16.         hsic-usb-hub{
  17.                 compatible = "hub_reset";
  18.                 reset,pin =<&gpio7 GPIO_A6 GPIO_ACTIVE_HIGH>;        // hub reset pin
  19.                 status = "disabled";
  20.         };

  22.     wireless-wlan {
  23.         compatible = "wlan-platdata";

  25.         /* wifi_chip_type - wifi chip define
  26.         * bcmwifi ==> like ap6xxx, rk90x;
  27.         * rtkwifi ==> like rtl8188xx, rtl8723xx,rtl8812auv;
  28.         * esp8089 ==> esp8089;
  29.         * other   ==> for other wifi;
  30.         */
  31.         wifi_chip_type = "bcmwifi";
  32.         sdio_vref = <1800>; //1800mv or 3300mv

  34.         //keep_wifi_power_on;
  35.         //power_ctrl_by_pmu;
  36.         power_pmu_regulator = "act_ldo3";
  37.         power_pmu_enable_level = <1>; //1->HIGH, 0->LOW

  39.         //vref_ctrl_enable;
  40.         //vref_ctrl_gpio = <&gpio0 GPIO_A2 GPIO_ACTIVE_HIGH>;
  41.         vref_pmu_regulator = "act_ldo3";
  42.         vref_pmu_enable_level = <1>; //1->HIGH, 0->LOW

  44.         WIFI,poweren_gpio = <&gpio4 GPIO_D4 GPIO_ACTIVE_HIGH>;
  45.         WIFI,host_wake_irq = <&gpio4 GPIO_D6 GPIO_ACTIVE_HIGH>;
  46.         //WIFI,reset_gpio = <&gpio0 GPIO_A2 GPIO_ACTIVE_LOW>;

  48.         status = "okay";
  49.     };

  51.     wireless-bluetooth {
  52.         compatible = "bluetooth-platdata";

  54.         //wifi-bt-power-toggle;

  56.         uart_rts_gpios = <&gpio4 GPIO_C3 GPIO_ACTIVE_LOW>;
  57.         pinctrl-names = "default","rts_gpio";
  58.         pinctrl-0 = <&uart0_rts>;
  59.         pinctrl-1 = <&uart0_rts_gpio>;

  61.         BT,power_gpio = <&gpio8 GPIO_A7 GPIO_ACTIVE_HIGH>;
  62.         BT,reset_gpio = <&gpio4 GPIO_D5 GPIO_ACTIVE_HIGH>;
  63.         BT,wake_gpio = <&gpio4 GPIO_D2 GPIO_ACTIVE_HIGH>;
  64.         BT,wake_host_irq = <&gpio4 GPIO_D7 GPIO_ACTIVE_LOW>;

  66.         status = "okay";
  67.     };

  69.         pwm_regulator {
  70.                 compatible = "rockchip_pwm_regulator";
  71.                 pwms = <&pwm1 0 2000>;
  72.                 rockchip,pwm_id= <1>;
  73.                 rockchip,pwm_voltage_map= <925000 950000 975000 1000000 1025000 1050000 1075000 1100000 1125000 1150000 1175000 1200000 1225000 1250000 1275000 1300000 1325000 1350000 1375000 1400000>;
  74.                 rockchip,pwm_voltage= <1100000>;
  75.                 rockchip,pwm_min_voltage= <925000>;
  76.                 rockchip,pwm_max_voltage= <1400000>;
  77.                 rockchip,pwm_suspend_voltage= <950000>;
  78.                 rockchip,pwm_coefficient= <475>;
  79.                 regulators {
  80.                         #address-cells = <1>;
  81.                         #size-cells = <0>;
  82.                         pwm_reg0: regulator@0 {
  83.                                 regulator-compatible = "pwm_dcdc1";
  84.                                 regulator-name= "vdd_logic";
  85.                                 regulator-min-microvolt = <925000>;
  86.                                 regulator-max-microvolt = <1400000>;
  87.                                 regulator-always-on;
  88.                                 regulator-boot-on;
  89.                         };
  90.                 };
  91.         };

  93.         codec_hdmi_i2s: codec-hdmi-i2s {
  94.                 compatible = "hdmi-i2s";
  95.         };

  97.         codec_hdmi_spdif: codec-hdmi-spdif {
  98.                 compatible = "hdmi-spdif";
  99.         };

  101.         rockchip-hdmi-i2s {
  102.                 status = "disabled";
  103.                 compatible = "rockchip-hdmi-i2s";
  104.                 dais {
  105.                         dai0 {
  106.                                 audio-codec = <&codec_hdmi_i2s>;
  107.                                 audio-controller = <&i2s>;
  108.                                 format = "i2s";
  109.                                 //continuous-clock;
  110.                                 //bitclock-inversion;
  111.                                 //frame-inversion;
  112.                                 //bitclock-master;
  113.                                 //frame-master;
  114.                         };
  115.                 };
  116.         };



  120.         rockchip-spdif-card {
  121.                 compatible = "rockchip-spdif-card";
  122.                 dais {
  123.                         dai0 {
  124.                                 audio-codec = <&codec_hdmi_spdif>;
  125.                                 audio-controller = <&spdif>;
  126.                         };
  127.                 };
  128.         };

  130.         rockchip-es8323 {
  131.                 compatible = "rockchip-es8323";
  132.                 dais {
  133.                         dai0 {
  134.                                 audio-codec = <&es8323>;
  135.                                 audio-controller = <&i2s>;
  136.                                 format = "i2s";
  137.                                 //continuous-clock;
  138.                                 //bitclock-inversion;
  139.                                 //frame-inversion;
  140.                                 //bitclock-master;
  141.                                 //frame-master;
  142.                         };
  143.                 };
  144.         };
  145.         rkxx-remotectl{
  146.                 compatible = "rockchip,remotectl";
  147.                 module-gpios = <&gpio7 GPIO_A0 GPIO_ACTIVE_LOW>;
  148.         led-power = <&gpio8 GPIO_A1 GPIO_ACTIVE_LOW>;
  149.                 status = "disabled";
  150.         };
  151.         leds {
  152.        compatible = "gpio-leds";
  153.        power {
  154.            label = "firefly:blue:power";
  155.            linux,default-trigger = "ir-power-click";
  156.            default-state = "on";
  157.            gpios = <&gpio8 GPIO_A1 GPIO_ACTIVE_LOW>;
  158.        };  
  159.         user {
  160.            label = "firefly:yellow:user";
  161.            linux,default-trigger = "ir-user-click";
  162.            default-state = "off";
  163.            gpios = <&gpio8 GPIO_A2 GPIO_ACTIVE_LOW>;
  164.        };  
  165.        sata {
  166.            label = "firefly:blue:sata";
  167.            //linux,default-trigger = "ir-user-click";
  168.            default-state = "on";
  169.            gpios = <&gpio0 GPIO_C1 GPIO_ACTIVE_HIGH>;
  170.        };  
  171.    };

  173.         usb_control {
  174.                 compatible = "rockchip,rk3288-usb-control";

  176.                 host_drv_gpio = <&gpio0 GPIO_B6 GPIO_ACTIVE_LOW>;
  177.                 otg_drv_gpio = <&gpio0 GPIO_B4 GPIO_ACTIVE_LOW>;

  179.                 rockchip,remote_wakeup;
  180.                 rockchip,usb_irq_wakeup;
  181.         };

  183.         test-power{
  184.                 status = "disabled";
  185.         };

  187.     rgb2hdmi {
  188.         compatible = "firefly,rgb2hdmi";
  189.         power-gpio = <&gpio7 GPIO_A2 GPIO_ACTIVE_HIGH>;
  190.         lcdc-gpio = <&gpio7 GPIO_A3 GPIO_ACTIVE_HIGH>;
  191.         hpd-gpio = <&gpio4 GPIO_D3 GPIO_ACTIVE_HIGH>;
  192.                 rockchip,source = <0>; //0: LCDC0; 1: LCDC1
  193.                 rockchip,prop = <PRMRY>;//<EXTEND>
  194.                 status = "disabled";
  195.     };
  196. };

  198. &gmac {
  199. //        pmu_regulator = "act_ldo5";
  200. //        pmu_enable_level = <1>; //1->HIGH, 0->LOW
  201. //        power-gpio = <&gpio0 GPIO_A6 GPIO_ACTIVE_HIGH>;
  202.         reset-gpio = <&gpio4 GPIO_B0 GPIO_ACTIVE_LOW>;
  203.         phy-mode = "rgmii";
  204.         clock_in_out = "input";
  205.         tx_delay = <0x30>;
  206.         rx_delay = <0x20>;
  207. };

  209. &uart_dbg {
  210.          status = "okay";
  211. };

  213. &pinctrl {
  214.         //used for init some gpio
  215.        
  216.         init-gpios = <&gpio4 GPIO_B0 GPIO_ACTIVE_HIGH>;
  217.         gpio0_gpio {
  218.                         gpio0_c2: gpio0-c2 {
  219.                                 rockchip,pins = <GPIO0_C2>;
  220.                                 rockchip,pull = <VALUE_PULL_DOWN>;
  221.                         };

  223.                         //to add
  224.                 };

  226.         gpio7_gpio {
  227.                         gpio7_b7: gpio7-b7 {
  228.                                 rockchip,pins = <GPIO7_B7>;
  229.                                 rockchip,pull = <VALUE_PULL_UP>;
  230.                         };

  232.                         //to add
  233.                 };
  234.         //could add other pinctrl definition such as gpio

  236.         // gmac drive strength
  237.         gpio4_gmac {
  238.                 mac_clk: mac-clk {
  239.                         rockchip,drive = <VALUE_DRV_12MA>;
  240.                 };

  242.                 mac_txpins: mac-txpins {
  243.                         rockchip,drive = <VALUE_DRV_12MA>;
  244.                 };

  246.                 mac_rxpins: mac-rxpins {
  247.                         rockchip,drive = <VALUE_DRV_12MA>;
  248.                 };

  250.                 mac_crs: mac-crs {
  251.                         rockchip,drive = <VALUE_DRV_12MA>;
  252.                 };

  254.                 mac_mdpins: mac-mdpins {
  255.                         rockchip,drive = <VALUE_DRV_12MA>;
  256.                 };
  257.         };
  258. };
  259. &nandc0 {
  260.         status = "okay"; // used nand set "okay" ,used emmc set "disabled"
  261. };
  262. &nandc1 {
  263.         status = "disabled"; // used nand set "okay" ,used emmc set "disabled"
  264. };

  266. &nandc0reg {
  267.         status = "disabled"; // used nand set "okay" ,used emmc set "disabled"
  268. };
  269. &emmc {
  270.         clock-frequency = <100000000>;
  271.         clock-freq-min-max = <400000 100000000>;

  273.         supports-highspeed;
  274.         supports-emmc;
  275.         bootpart-no-access;

  277.         //supports-tSD;//only tsd-sdcard mode
  278.         supports-DDR_MODE;
  279.         caps2-mmc-hs200;

  281.         ignore-pm-notify;
  282.                 keep-power-in-suspend;
  283.                 //poll-hw-reset
  284.                 status = "okay";
  285. };

  287. &sdmmc {
  288.                 clock-frequency = <50000000>;
  289.                 lock-freq-min-max = <400000 50000000>;
  290.                 supports-highspeed;
  291.                 supports-sd;
  292.                 broken-cd;
  293.                 card-detect-delay = <200>;

  295.                 ignore-pm-notify;
  296.                 keep-power-in-suspend;

  298.                 vmmc-supply = <&ldo1_reg>;
  299.                 status = "okay";
  300. };

  302. &sdio {
  303.                 clock-frequency = <50000000>;
  304.                 clock-freq-min-max = <200000 50000000>;
  305.                 supports-highspeed;
  306.                 supports-sdio;
  307.                 ignore-pm-notify;
  308.                 keep-power-in-suspend;
  309.                 //cap-sdio-irq;
  310.                 status = "okay";
  311. };

  313. &spi0 {
  314.         status = "disabled";
  315.         max-freq = <48000000>;
  316.         /*
  317.         spi_test@00 {
  318.                 compatible = "rockchip,spi_test_bus0_cs0";
  319.                 reg = <0>;
  320.                 spi-max-frequency = <24000000>;
  321.                 //spi-cpha;
  322.                 //spi-cpol;
  323.                 poll_mode = <0>;
  324.                 type = <0>;
  325.                 enable_dma = <0>;

  327.         };

  329.         spi_test@01 {
  330.                 compatible = "rockchip,spi_test_bus0_cs1";
  331.                 reg = <1>;
  332.                 spi-max-frequency = <24000000>;
  333.                 spi-cpha;
  334.                 spi-cpol;
  335.                 poll_mode = <0>;
  336.                 type = <0>;
  337.                 enable_dma = <0>;
  338.         };
  339.         */
  340. };

  342. &spi1 {
  343.         status = "disabled";
  344.         max-freq = <48000000>;
  345.         /*
  346.         spi_test@10 {
  347.                 compatible = "rockchip,spi_test_bus1_cs0";
  348.                 reg = <0>;
  349.                 spi-max-frequency = <24000000>;
  350.                 //spi-cpha;
  351.                 //spi-cpol;
  352.                 poll_mode = <0>;
  353.                 type = <0>;
  354.                 enable_dma = <0>;
  355.         };

  357.         */
  358.         //dtv: connect to dtv demodulator for control signal
  359.         /*tstv-ctrl@00 {
  360.                 compatible = "rockchip,dtv_spi_ctrl";
  361.                 gpio-powerup = <&gpio0 GPIO_D7 GPIO_ACTIVE_HIGH>;
  362.                 gpio-powerdown = <&gpio2 GPIO_B6 GPIO_ACTIVE_HIGH>;
  363.                 gpio-reset = <&gpio2 GPIO_B7 GPIO_ACTIVE_HIGH>;
  364.                 gpio-nreset = <&gpio2 GPIO_B4 GPIO_ACTIVE_HIGH>;
  365.                 spi-max-frequency = <12000000>;
  366.                 reg = <0>;
  367.                 poll_mode = <0>;
  368.                 type = <0>;
  369.                 enable_dma = <0>;
  370.         };*/

  372. };

  374. &spi2 {
  375.         status = "disabled";
  376.         max-freq = <48000000>;
  377.         /*
  378.         spi_test@20 {
  379.                 compatible = "rockchip,spi_test_bus2_cs0";
  380.                 reg = <0>;
  381.                 spi-max-frequency = <24000000>;
  382.                 //spi-cpha;
  383.                 //spi-cpol;
  384.                 poll_mode = <0>;
  385.                 type = <0>;
  386.                 enable_dma = <0>;
  387.         };

  389.         spi_test@21 {
  390.                 compatible = "rockchip,spi_test_bus2_cs1";
  391.                 reg = <1>;
  392.                 spi-max-frequency = <24000000>;
  393.                 //spi-cpha;
  394.                 //spi-cpol;
  395.                 poll_mode = <0>;
  396.                 type = <0>;
  397.                 enable_dma = <0>;
  398.         };
  399.         */
  400. };

  402. &uart_bt {
  403.         status = "okay";
  404.         dma-names = "!tx", "!rx";
  405.         pinctrl-0 = <&uart0_xfer &uart0_cts>;
  406. };

  408. &uart_bb {
  409.     status = "okay";
  410. };

  412. &uart_gps {
  413.     status = "okay";
  414. };

  416. &i2c0 {
  417.         status = "okay";
  418.         rk808: rk808@1b {
  419.                 reg = <0x1b>;
  420.                 status = "okay";
  421.         };
  422.                 syr827: syr827@40 {
  423.                 compatible = "silergy,syr82x";
  424.         reg = <0x40>;
  425.                 status = "okay";
  426.                 regulators {
  427.                         #address-cells = <1>;
  428.                         #size-cells = <0>;
  429.                         syr827_dc1: regulator@0 {
  430.                         reg = <0>;
  431.                         regulator-compatible = "syr82x_dcdc1";
  432.                         regulator-name = "vdd_arm";
  433.                         regulator-min-microvolt = <712500>;
  434.                         regulator-max-microvolt = <1500000>;
  435.                         regulator-always-on;
  436.                         regulator-boot-on;
  437.                         regulator-initial-mode = <0x2>;
  438.                         regulator-initial-state = <3>;
  439.                         regulator-state-mem {
  440.                                 regulator-state-mode = <0x2>;
  441.                                 regulator-state-enabled;
  442.                                 regulator-state-uv = <900000>;
  443.                         };
  444.                 };
  445.            };
  446.         };
  447.         syr828: syr828@41 {
  448.                 compatible = "silergy,syr82x";
  449.                 reg = <0x41>;
  450.                 status = "okay";
  451.                 regulators {
  452.                         #address-cells = <1>;
  453.                         #size-cells = <0>;
  454.                         syr828_dc1: regulator@0 {
  455.                         reg = <0>;
  456.                         regulator-compatible = "syr82x_dcdc1";
  457.                         regulator-name = "vdd_gpu";
  458.                         regulator-min-microvolt = <712500>;
  459.                         regulator-max-microvolt = <1500000>;
  460.                         regulator-always-on;
  461.                 regulator-boot-on;
  462.                         regulator-initial-mode = <0x2>;
  463.                         regulator-initial-state = <3>;
  464.                         regulator-state-mem {
  465.                                 regulator-state-mode = <0x2>;
  466.                                 regulator-state-disabled;
  467.                                 regulator-state-uv = <900000>;
  468.                         };
  469.                 };
  470.            };
  471.         };
  472.         act8846: act8846@5a {
  473.                 reg = <0x5a>;
  474.                 status = "okay";
  475.         };

  477.         rtc@51 {
  478.                 compatible = "rtc,hym8563";
  479.                 reg = <0x51>;
  480.                 irq_gpio = <&gpio7 GPIO_A4 IRQ_TYPE_EDGE_FALLING>;
  481.         };
  482. };

  484. &i2c1 {
  485.         status = "okay";
  486.         rtc@51 {
  487.                 compatible = "nxp,pcf8563";
  488.                 reg = <0x51>;
  489.         };
  490.         tc358749@0f {
  491.                 compatible = "rockchip,tc358749";
  492.                 reg = <0x0f>;
  493.                 gpio-power = <&gpio7 GPIO_C5 GPIO_ACTIVE_HIGH>;//264
  494.                 gpio-stanby = <&gpio7 GPIO_A5 GPIO_ACTIVE_HIGH>;//238
  495.                 gpio-reset = <&gpio8 GPIO_B0 GPIO_ACTIVE_HIGH>;//262
  496.                 gpio-int = <&gpio8 GPIO_B1 GPIO_ACTIVE_HIGH>;//239
  497.                 status = "okay";
  498.         };
  499. };

  501. &i2c2 {
  502.         status = "okay";
  503.         es8323: es8323@10 {
  504.             compatible = "es8323";
  505.                 reg = <0x10>;
  506.                 spk-con-gpio = <&gpio0 GPIO_B2 GPIO_ACTIVE_HIGH>;
  507.                 hp-det-gpio = <&gpio7 GPIO_B7 GPIO_ACTIVE_HIGH>;
  508.                 hp-mic-only = <1>;
  509.                 clocks = <&clk_i2s>, <&clk_i2s_out>;
  510.                 clock-names = "i2s_clk","i2s_mclk";
  511.                 pinctrl-names = "default";
  512.                 pinctrl-0 = <&i2s_mclk>;
  513.         };
  514. };

  516. &i2c3 {
  517.         status = "okay";
  518. };

  520. &i2c4 {
  521.         status = "okay";
  522.         vga_ddc@50 {
  523.                 compatible = "firefly,vga_ddc";
  524.                 reg = <0x50>;
  525.                 rockchip,source = <0>; //0: LCDC0; 1: LCDC1
  526.                 rockchip,prop = <EXTEND>;//<EXTEND>
  527.                 status = "disabled";
  528.         };       

  530.         mt@40 {
  531.                  status = "disabled";
  532.                  compatible = "firefly,gsl3680";
  533.                  reg = <0x40>;
  534.                  touch-gpio = <&gpio7 GPIO_B5 IRQ_TYPE_EDGE_RISING>;
  535.                  //reset-gpio = <&gpio7 GPIO_B1 GPIO_ACTIVE_LOW>;
  536.                  max-y = <2048>;
  537.                  max-x = <1536>;
  538.                  flip-x = <1>;
  539.                  flip-y = <1>;
  540.                  swap-xy = <0>;
  541.          };

  543.         mpu6050:mpu@68{
  544.             status = "disabled";
  545.             compatible = "mpu6050";
  546.             reg = <0x68>;
  547.             mpu-int_config = <0x10>;
  548.             mpu-level_shifter = <0>;
  549.             mpu-orientation = <0 1 0 1 0 0 0 0 1>;
  550.             orientation-x= <1>;
  551.             orientation-y= <1>;
  552.             orientation-z= <1>;
  553.             irq-gpio = <&gpio7 GPIO_B1 IRQ_TYPE_LEVEL_LOW>;
  554.             mpu-debug = <0>;
  555.         };
  556. };

  558. &i2c5 {
  559.         status = "disabled";
  560. };

  562. &fb {
  563.         rockchip,disp-mode = <DUAL>;
  564.         rockchip,uboot-logo-on = <1>;
  565.         rockchip,disp-policy = <DISPLAY_POLICY_SDK>;
  566. };

  568. &disp_timings {
  569.         native-mode = <&timing0>;
  570. };

  572. &rk_screen {
  573.          display-timings = <&disp_timings>;
  574. };

  576. /*lcdc0 as PRMRY(HDMI)*/
  577. &lcdc0 {
  578.         status = "okay";
  579.         rockchip,iommu-enabled = <1>;
  580.         //rockchip,prop = <PRMRY>;
  581.         rockchip,prop = <EXTEND>;
  582.         power_ctr: power_ctr {
  583.                 rockchip,debug = <1>;
  584.                        
  585.                 lcd_en:lcd_en {
  586.                         rockchip,power_type = <GPIO>;
  587.                         gpios = <&gpio7 GPIO_A3 GPIO_ACTIVE_HIGH>;
  588.                         rockchip,delay = <10>;
  589.                 };
  590.                 /*
  591.                 lcd_cs:lcd_cs {
  592.                         rockchip,power_type = <GPIO>;
  593.                         gpios = <&gpio7 GPIO_A4 GPIO_ACTIVE_HIGH>;
  594.                         rockchip,delay = <10>;
  595.                 };

  597.                 lcd_rst:lcd_rst {
  598.                         rockchip,power_type = <GPIO>;
  599.                         gpios = <&gpio0 GPIO_B5 GPIO_ACTIVE_LOW>;
  600.                         rockchip,delay = <10>;
  601.                 };
  602.                 */
  603.         };
  604.        


  607. };

  609. &lcdc1 {
  610.         status = "okay";
  611.         rockchip,iommu-enabled = <1>;
  612.         rockchip,prop = <PRMRY>;
  613.         //rockchip,prop = <EXTEND>;
  614.        
  615. };

  617. &hdmi {
  618.         status = "okay";
  619.         rockchip,cec_enable = <0>;
  620.         rockchip,hdcp_enable = <0>;
  621.         rockchip,hdmi_audio_source = <0>;
  622.         rockchip,hdmi_video_source = <DISPLAY_SOURCE_LCDC1>;
  623.         
  624. };

  626. &ion_cma {
  627.                reg = <0x00000000 0x1000000>; /* 16MB */
  628. };

  630. &vpu {
  631.         iommu_enabled = <1>;
  632. };

  634. &hevc {
  635.         iommu_enabled = <1>;
  636. };

  638. &iep {
  639.         iommu_enabled = <1>;
  640. };

  642. &adc {
  643.         status = "okay";

  645.         key {
  646.                 compatible = "rockchip,key";
  647.                
  648.                 io-channels = <&adc 1>;
  649.                 /*
  650.                 vol-up-key {
  651.                         linux,code = <115>;
  652.                         label = "volume up";
  653.                         rockchip,adc_value = <1>;
  654.                 };

  656.                 vol-down-key {
  657.                         linux,code = <114>;
  658.                         label = "volume down";
  659.                         rockchip,adc_value = <170>;
  660.                 };
  661.                 */
  662.                 power-key {
  663.                         gpios = <&gpio0 GPIO_A5 GPIO_ACTIVE_LOW>;
  664.                         linux,code = <116>;
  665.                         label = "power";
  666.                         gpio-key,wakeup;
  667.                 };
  668.                 recovery-key {
  669.                         linux,code = <113>;
  670.                         label = "recovery";
  671.                         rockchip,adc_value = <4>;
  672.                 };
  673.                 /*
  674.                 menu-key {
  675.                         linux,code = <59>;
  676.                         label = "menu";
  677.                         rockchip,adc_value = <355>;
  678.                 };

  680.                 home-key {
  681.                         linux,code = <102>;
  682.                         label = "home";
  683.                         rockchip,adc_value = <746>;
  684.                 };

  686.                 back-key {
  687.                         linux,code = <158>;
  688.                         label = "back";
  689.                         rockchip,adc_value = <560>;
  690.                 };

  692.                 camera-key {
  693.                         linux,code = <212>;
  694.                         label = "camera";
  695.                         rockchip,adc_value = <450>;
  696.                 };*/
  697.         };
  698. };

  700. &pwm0 {
  701.         interrupts = <GIC_SPI 78 IRQ_TYPE_LEVEL_HIGH>;
  702.         status = "okay";
  703. };

  705. &pwm1 {
  706.         status = "okay";
  707. };


  710. &clk_core_dvfs_table {
  711.         support-pvtm = <0>;
  712.         pvtm-operating-points = <
  713.                 /* KHz    uV         pvtm margin*/
  714.                 126000 900000        25000
  715.                 216000 900000        25000
  716.                 312000 900000        25000
  717.                 408000 900000        25000
  718.                 600000 950000        50000
  719.                 696000 950000        25000
  720.                 816000 1000000        25000
  721.                 1008000 1050000        25000
  722.                 1200000 1100000        25000
  723.                 1416000 1200000        25000
  724.                 1512000 1300000        25000
  725.                 1608000 1350000        25000
  726.                 1704000 1350000        25000
  727.                 1800000 1350000        25000
  728.                 >;
  729.         status="okay";
  730. };

  732. &clk_gpu_dvfs_table {
  733.         operating-points = <
  734.                 /* KHz    uV */
  735. //                100000 900000
  736.                 200000 900000
  737.                 300000 950000
  738.                 420000 1100000
  739.                 500000 1150000
  740. //                600000 1250000
  741.                 >;
  742.         status="okay";
  743. };

  745. &clk_ddr_dvfs_table {
  746.         operating-points = <
  747.                 /* KHz    uV */
  748.                 200000 1075000
  749.                 300000 1075000               
  750.                 456000 1125000
  751.                 533000 1150000
  752.                 >;

  754.         freq-table = <
  755.                 /*status                freq(KHz)*/
  756.                 SYS_STATUS_NORMAL        456000
  757.                 SYS_STATUS_SUSPEND        200000
  758.                 //SYS_STATUS_VIDEO_1080P  240000
  759.                 SYS_STATUS_VIDEO_4K     456000
  760.                 SYS_STATUS_PERFORMANCE  533000
  761.                 //SYS_STATUS_BOOST        324000
  762.                 //SYS_STATUS_ISP        400000
  763.                 >;
  764.         auto-freq-table = <
  765.                 240000
  766.                 324000
  767.                 456000
  768.                 528000
  769.                 >;
  770.         auto-freq=<0>;
  771.         status="okay";
  772. };
  773. /include/ "act8846.dtsi"
  774. &act8846 {
  775.         gpios =<&gpio7 GPIO_B6 GPIO_ACTIVE_LOW>,<&gpio0 GPIO_A6 GPIO_ACTIVE_HIGH>;
  776.         cpu_det_gpio =<&gpio7 GPIO_B2 GPIO_ACTIVE_LOW>;
  777.         usb_hub_reset_gpio =<&gpio8 GPIO_A3 GPIO_ACTIVE_LOW>;
  778.         act8846,system-power-controller;

  780.         regulators {

  782.                 dcdc1_reg: regulator@0{
  783.                         regulator-name= "act_dcdc1";
  784.                         regulator-min-microvolt = <1200000>;
  785.                         regulator-max-microvolt = <1200000>;
  786.                         regulator-always-on;
  787.                         regulator-boot-on;
  788.                 };

  790.                 dcdc2_reg: regulator@1 {
  791.                         regulator-name= "vccio";
  792.                         regulator-min-microvolt = <3300000>;
  793.                         regulator-max-microvolt = <3300000>;
  794.                         regulator-initial-state = <3>;
  795.                         regulator-state-mem {
  796.                                 regulator-state-enabled;
  797.                                 regulator-state-uv = <3300000>;
  798.                         };
  799.                 };

  801.                 dcdc3_reg: regulator@2 {
  802.                         regulator-name= "vdd_logic";
  803.                         regulator-min-microvolt = <700000>;
  804.                         regulator-max-microvolt = <1500000>;
  805.                         regulator-initial-state = <3>;
  806.                         regulator-state-mem {
  807.                                 regulator-state-enabled;
  808.                                 regulator-state-uv = <1200000>;
  809.                         };

  811.                 };

  813.                 dcdc4_reg: regulator@3 {
  814.                         regulator-name= "act_dcdc4";
  815.                         regulator-min-microvolt = <2000000>;
  816.                         regulator-max-microvolt = <2000000>;
  817.                                 regulator-initial-state = <3>;
  818.                         regulator-state-mem {
  819.                                 regulator-state-enabled;
  820.                                 regulator-state-uv = <2000000>;
  821.                         };
  822.                 };

  824.                 ldo1_reg: regulator@4 {
  825.                         regulator-name= "vccio_sd";
  826.                         regulator-min-microvolt = <1800000>;
  827.                         regulator-max-microvolt = <3300000>;

  829.                 };

  831.                 ldo2_reg: regulator@5 {
  832.                         regulator-name= "act_ldo2";
  833.                         regulator-min-microvolt = <1050000>;
  834.                         regulator-max-microvolt = <1050000>;

  836.                 };

  838.                 ldo3_reg: regulator@6 {
  839.                         regulator-name= "act_ldo3";
  840.                         regulator-min-microvolt = <3300000>;
  841.                         regulator-max-microvolt = <3300000>;
  842.                        
  843.                 };

  845.                 ldo4_reg:regulator@7 {
  846.                         regulator-name= "act_ldo4";
  847.                         regulator-min-microvolt = <3300000>;
  848.                         regulator-max-microvolt = <3300000>;

  850.                 };

  852.                 ldo5_reg: regulator@8 {
  853.                         regulator-name= "act_ldo5";
  854.                         regulator-min-microvolt = <3300000>;
  855.                         regulator-max-microvolt = <3300000>;

  857.                 };

  859.                 ldo6_reg: regulator@9 {
  860.                         regulator-name= "act_ldo6";
  861.                         regulator-min-microvolt = <1100000>;
  862.                         regulator-max-microvolt = <1100000>;
  863.                         regulator-initial-state = <3>;
  864.                         regulator-state-mem {
  865.                                 regulator-state-enabled;
  866.                         };

  868.                 };

  870.                 ldo7_reg: regulator@10 {
  871.                         regulator-name= "vcc_18";
  872.                         regulator-min-microvolt = <1800000>;
  873.                         regulator-max-microvolt = <1800000>;
  874.                         regulator-initial-state = <3>;
  875.                         regulator-state-mem {
  876.                                 regulator-state-enabled;
  877.                         };

  879.                 };

  881.                 ldo8_reg: regulator@11 {
  882.                         regulator-name= "act_ldo8";
  883.                         regulator-min-microvolt = <1850000>;
  884.                         regulator-max-microvolt = <1850000>;

  886.                 };
  887.         };
  888. };

  890. /include/ "rk808.dtsi"
  891. &rk808 {
  892.         gpios =<&gpio0 GPIO_A4 GPIO_ACTIVE_HIGH>,<&gpio0 GPIO_B3 GPIO_ACTIVE_LOW>;
  893.         rk808,system-power-controller;

  895.         regulators {

  897.                 rk808_dcdc1_reg: regulator@0{
  898.                         regulator-name= "vdd_arm";
  899.                         regulator-always-on;
  900.                         regulator-boot-on;
  901.                 };

  903.                 rk808_dcdc2_reg: regulator@1 {
  904.                         regulator-name= "vdd_gpu";
  905.                         regulator-always-on;
  906.                         regulator-boot-on;
  907.                 };

  909.                 rk808_dcdc3_reg: regulator@2 {
  910.                         regulator-name= "rk_dcdc3";
  911.                         regulator-min-microvolt = <1200000>;
  912.                         regulator-max-microvolt = <1200000>;
  913.                         regulator-always-on;
  914.                         regulator-boot-on;
  915.                 };

  917.                 rk808_dcdc4_reg: regulator@3 {
  918.                         regulator-name= "vccio";
  919.                         regulator-min-microvolt = <1800000>;
  920.                         regulator-max-microvolt = <3300000>;
  921.                         regulator-always-on;
  922.                         regulator-boot-on;
  923.                 };

  925.     /* NO USED, 3.3V*/
  926.                 rk808_ldo1_reg: regulator@4 {
  927.                         regulator-name= "rk_ldo1";
  928.                         regulator-min-microvolt = <3300000>;
  929.                         regulator-max-microvolt = <3300000>;
  930.                         regulator-always-on;
  931.                         regulator-boot-on;
  932.                 };

  934.     /* BOX:RK1000s, 3.3V  */
  935.                 rk808_ldo2_reg: regulator@5 {
  936.                         regulator-name= "rk_ldo2";
  937.                         regulator-min-microvolt = <3300000>;
  938.                         regulator-max-microvolt = <3300000>;
  939.                         regulator-always-on;
  940.                         regulator-boot-on;
  941.                 };

  943.     /* RK3288 PLL,USB PHY, 1.0V */
  944.                 rk808_ldo3_reg: regulator@6 {
  945.                         regulator-name= "rk_ldo3";
  946.                         regulator-min-microvolt = <1000000>;
  947.                         regulator-max-microvolt = <1000000>;
  948.                         regulator-always-on;
  949.                         regulator-boot-on;
  950.                 };

  952.     /* BOX:RK1000S CORE, 1.8V  */
  953.                 rk808_ldo4_reg:regulator@7 {
  954.                         regulator-name= "rk_ldo4";
  955.                         regulator-min-microvolt = <1800000>;
  956.                         regulator-max-microvolt = <1800000>;
  957.                         regulator-always-on;
  958.                         regulator-boot-on;
  959.                 };

  961.     /* SDMMC IO, 3.3V*/
  962.                 rk808_ldo5_reg: regulator@8 {
  963.                         regulator-name= "rk_ldo5";
  964.                         regulator-min-microvolt = <3300000>;
  965.                         regulator-max-microvolt = <3300000>;
  966.                         regulator-always-on;
  967.                         regulator-boot-on;
  968.                 };

  970.     /* CAMERA, 1.8V  box modify*/
  971.                 rk808_ldo6_reg: regulator@9 {
  972.                         regulator-name= "rk_ldo6";
  973.                         regulator-min-microvolt = <1800000>;
  974.                         regulator-max-microvolt = <1800000>;
  975.                         regulator-always-on;
  976.                         regulator-boot-on;
  977.                 };

  979.     /* RK3288 USB PHY, SAR-ADC, WIFI IO, 1.8V */
  980.                 rk808_ldo7_reg: regulator@10 {
  981.                         regulator-name= "rk_ldo7";
  982.                         regulator-min-microvolt = <1800000>;
  983.                         regulator-max-microvolt = <1800000>;
  984.                         regulator-always-on;
  985.                         regulator-boot-on;
  986.                 };

  988.     /* DTV, 3.3V  box modify*/
  989.                 rk808_ldo8_reg: regulator@11 {
  990.                         regulator-name= "rk_ldo8";
  991.                         regulator-min-microvolt = <3300000>;
  992.                         regulator-max-microvolt = <3300000>;
  993.                         regulator-always-on;
  994.                         regulator-boot-on;
  995.                 };

  997.                 rk808_ldo9_reg: regulator@12 {
  998.                         regulator-name= "rk_ldo9";
  999.                         regulator-always-on;
  1000.                         regulator-boot-on;
  1001.                 };

  1003.                 rk808_ldo10_reg: regulator@13 {
  1004.                         regulator-name= "rk_ldo10";
  1005.                         regulator-always-on;
  1006.                         regulator-boot-on;
  1007.                 };
  1008.         };
  1009. };

  1011. &lcdc_vdd_domain {
  1012.         regulator-name = "vcc30_lcd";
  1013.         };
  1014. &dpio_vdd_domain{
  1015.         regulator-name = "vcc18_cif";
  1016.         };
  1017. &flash0_vdd_domain{
  1018.         regulator-name = "vcc_flash";
  1019.         };
  1020. &flash1_vdd_domain{
  1021.         regulator-name = "vcc_flash";
  1022.         };
  1023. &apio3_vdd_domain{
  1024.         regulator-name = "vccio_wl";
  1025.         };
  1026. &apio5_vdd_domain{
  1027.         regulator-name = "vccio";
  1028.         };
  1029. &apio4_vdd_domain{
  1030.         regulator-name = "vccio";
  1031.         };
  1032. &apio1_vdd_domain{
  1033.         regulator-name = "vccio";
  1034.         };
  1035. &apio2_vdd_domain{
  1036.         regulator-name = "vccio";
  1037.         };
  1038. &sdmmc0_vdd_domain{
  1039.         regulator-name = "vcc_sd";
  1040.         };

  1042. /*
  1043. * Due to not have the software of PWM for remotectrl.
  1044. * We can _*HACK*_ do that as the following.
  1045. */
  1046. &pwm0 {
  1047.         compatible = "rockchip,remotectl-pwm";
  1048.         remote_pwm_id = <0>;

  1050.         handle_cpu_id = <1>;
  1051.         status = "okay";
  1052.         ir_key1{
  1053.                 rockchip,usercode = <0xff00>;
  1054.                 rockchip,key_table =
  1055.                         <0xeb   KEY_POWER>,
  1056.                         <0xec   KEY_MENU>,
  1057.                         <0xfe   KEY_BACK>,
  1058.                         <0xb7   KEY_HOME>,
  1059.                         <0xa3   250>,
  1060.                         <0xf4   KEY_VOLUMEUP>,
  1061.                         <0xa7   KEY_VOLUMEDOWN>,
  1062.                         <0xf8   KEY_REPLY>,
  1063.                         <0xfc   KEY_UP>,
  1064.                         <0xfd   KEY_DOWN>,
  1065.                         <0xf1   KEY_LEFT>,
  1066.                         <0xe5   KEY_RIGHT>;
  1067.         };
  1068. };
复制代码


#rk3288.dtsi
  1. #include <dt-bindings/clock/rk_system_status.h>
  2. #include <dt-bindings/interrupt-controller/arm-gic.h>
  3. #include <dt-bindings/rkfb/rk_fb.h>
  4. #include <dt-bindings/rkmipi/mipi_dsi.h>
  5. #include <dt-bindings/suspend/rockchip-pm.h>
  6. #include <dt-bindings/sensor-dev.h>

  8. #include "skeleton.dtsi"
  9. #include "rk3288-pinctrl.dtsi"
  10. #include "rk3288-clocks.dtsi"

  12. / {
  13.         compatible = "rockchip,rk3288";
  14.         rockchip,sram = <&sram>;
  15.         interrupt-parent = <&gic>;

  17.         aliases {
  18.                 serial0 = &uart_bt;
  19.                 serial1 = &uart_bb;
  20.                 serial2 = &uart_dbg;
  21.                 serial3 = &uart_gps;
  22.                 serial4 = &uart_exp;
  23.                 i2c0 = &i2c0;
  24.                 i2c1 = &i2c1;
  25.                 i2c2 = &i2c2;
  26.                 i2c3 = &i2c3;
  27.                 i2c4 = &i2c4;
  28.                 i2c5 = &i2c5;
  29.                 lcdc0 = &lcdc0;
  30.                 lcdc1 = &lcdc1;
  31.                 spi0 = &spi0;
  32.                 spi1 = &spi1;
  33.                 spi2 = &spi2;
  34.         };

  36.         cpus {
  37.                 #address-cells = <1>;
  38.                 #size-cells = <0>;

  40.                 cpu@0 {
  41.                         device_type = "cpu";
  42.                         compatible = "arm,cortex-a15";
  43.                         reg = <0x500>;
  44.                 };
  45.                 cpu@1 {
  46.                         device_type = "cpu";
  47.                         compatible = "arm,cortex-a15";
  48.                         reg = <0x501>;
  49.                 };
  50.                 cpu@2 {
  51.                         device_type = "cpu";
  52.                         compatible = "arm,cortex-a15";
  53.                         reg = <0x502>;
  54.                 };
  55.                 cpu@3 {
  56.                         device_type = "cpu";
  57.                         compatible = "arm,cortex-a15";
  58.                         reg = <0x503>;
  59.                 };
  60.         };

  62.         gic: interrupt-controller@ffc01000 {
  63.                 compatible = "arm,cortex-a15-gic";
  64.                 interrupt-controller;
  65.                 #interrupt-cells = <3>;
  66.                 #address-cells = <0>;
  67.                 reg = <0xffc01000 0x1000>,
  68.                       <0xffc02000 0x1000>;
  69.         };

  71.         arm-pmu {
  72.                 compatible = "arm,cortex-a12-pmu";
  73.                 interrupts = <GIC_SPI 151 IRQ_TYPE_LEVEL_HIGH>,
  74.                              <GIC_SPI 152 IRQ_TYPE_LEVEL_HIGH>,
  75.                              <GIC_SPI 153 IRQ_TYPE_LEVEL_HIGH>,
  76.                              <GIC_SPI 154 IRQ_TYPE_LEVEL_HIGH>;
  77.         };

  79.         cpu_axi_bus: cpu_axi_bus {
  80.                 compatible = "rockchip,cpu_axi_bus";
  81.                 #address-cells = <1>;
  82.                 #size-cells = <1>;
  83.                 ranges;

  85.                 qos {
  86.                         #address-cells = <1>;
  87.                         #size-cells = <1>;
  88.                         ranges;
  89.                         /* service core */
  90.                         cpup {
  91.                                 reg = <0xffa80000 0x20>;
  92.                         };
  93.                         cpum_r {
  94.                                 reg = <0xffa80080 0x20>;
  95.                         };
  96.                         cpum_w {
  97.                                 reg = <0xffa80100 0x20>;
  98.                         };
  99.                         /* service dmac */
  100.                         bus_dmac {
  101.                                 reg = <0xffa90000 0x20>;
  102.                         };
  103.                         host {
  104.                                 reg = <0xffa90080 0x20>;
  105.                         };
  106.                         crypto {
  107.                                 reg = <0xffa90100 0x20>;
  108.                         };
  109.                         ccp {
  110.                                 reg = <0xffa90180 0x20>;
  111.                         };
  112.                         ccs {
  113.                                 reg = <0xffa90200 0x20>;
  114.                         };
  115.                         /* service gpu */
  116.                         gpu_r {
  117.                                 reg = <0xffaa0000 0x20>;
  118.                         };
  119.                         gpu_w {
  120.                                 reg = <0xffaa0080 0x20>;
  121.                         };
  122.                         /* service peri */
  123.                         peri {
  124.                                 reg = <0xffab0000 0x20>;
  125.                         };
  126.                         /* service vio */
  127.                         vio1_vop {
  128.                                 reg = <0xffad0000 0x20>;
  129.                                 rockchip,priority = <2 2>;
  130.                         };
  131.                         vio1_isp_w0 {
  132.                                 reg = <0xffad0100 0x20>;
  133.                                 rockchip,priority = <2 2>;
  134.                         };
  135.                         vio1_isp_w1 {
  136.                                 reg = <0xffad0180 0x20>;
  137.                         };
  138.                         vio0_vop {
  139.                                 reg = <0xffad0400 0x20>;
  140.                                 rockchip,priority = <2 2>;
  141.                         };
  142.                         vio0_vip {
  143.                                 reg = <0xffad0480 0x20>;
  144.                         };
  145.                         vio0_iep {
  146.                                 reg = <0xffad0500 0x20>;
  147.                         };
  148.                         vio2_rga_r {
  149.                                 reg = <0xffad0800 0x20>;
  150.                         };
  151.                         vio2_rga_w {
  152.                                 reg = <0xffad0880 0x20>;
  153.                         };
  154.                         vio1_isp_r {
  155.                                 reg = <0xffad0900 0x20>;
  156.                         };
  157.                         /* service video */
  158.                         video {
  159.                                 reg = <0xffae0000 0x20>;
  160.                         };
  161.                         /* service hevc */
  162.                         hevc_r {
  163.                                 reg = <0xffaf0000 0x20>;
  164.                         };
  165.                         hevc_w {
  166.                                 reg = <0xffaf0080 0x20>;
  167.                         };
  168.                 };

  170.                 msch {
  171.                         #address-cells = <1>;
  172.                         #size-cells = <1>;
  173.                         ranges;

  175.                         msch@0 {
  176.                                 reg = <0xffac0000 0x40>;
  177.                                 rockchip,read-latency = <0x34>;
  178.                         };
  179.                         msch@1 {
  180.                                 reg = <0xffac0080 0x40>;
  181.                                 rockchip,read-latency = <0x34>;
  182.                         };
  183.                 };
  184.         };

  186.         sram: sram@ff710000 {
  187.                 compatible = "mmio-sram";
  188.                 reg = <0xff710000 0x8000>; /* 32k */
  189.                 map-exec;
  190.         };

  192.         timer {
  193.                 compatible = "arm,armv7-timer";
  194.                 interrupts = <GIC_PPI 13 (GIC_CPU_MASK_SIMPLE(4) | IRQ_TYPE_LEVEL_HIGH)>,
  195.                              <GIC_PPI 14 (GIC_CPU_MASK_SIMPLE(4) | IRQ_TYPE_LEVEL_HIGH)>;
  196.                 clock-frequency = <24000000>;
  197.         };

  199.         timer@ff810000 {
  200.                 compatible = "rockchip,timer";
  201.                 reg = <0xff810000 0x20>;
  202.                 interrupts = <GIC_SPI 72 IRQ_TYPE_LEVEL_HIGH>;
  203.                 rockchip,broadcast = <1>;
  204.         };

  206.         watchdog: wdt@2004c000 {
  207.                 compatible = "rockchip,watch dog";
  208.                 reg = <0xff800000 0x100>;
  209.                 clocks = <&pclk_pd_alive>;
  210.                 clock-names = "pclk_wdt";
  211.                 interrupts = <GIC_SPI 79 IRQ_TYPE_LEVEL_HIGH>;
  212.                 rockchip,irq = <1>;
  213.                 rockchip,timeout = <60>;
  214.                 rockchip,atboot = <1>;
  215.                 rockchip,debug = <0>;
  216.                 status = "disabled";
  217.         };

  219.         amba {
  220.                 #address-cells = <1>;
  221.                 #size-cells = <1>;
  222.                 compatible = "arm,amba-bus";
  223.                 interrupt-parent = <&gic>;
  224.                 ranges;

  226.                 pdma0: pdma@ffb20000 {
  227.                         compatible = "arm,pl330", "arm,primecell";
  228.                         reg = <0xffb20000 0x4000>;
  229.                         clocks = <&clk_gates10 12>;
  230.                         clock-names = "apb_pclk";
  231.                         interrupts = <GIC_SPI 0 IRQ_TYPE_LEVEL_HIGH>,
  232.                                      <GIC_SPI 1 IRQ_TYPE_LEVEL_HIGH>;
  233.                         #dma-cells = <1>;
  234.                 };

  236.                 pdma1: pdma@ff250000 {
  237.                         compatible = "arm,pl330", "arm,primecell";
  238.                         reg = <0xff250000 0x4000>;
  239.                         clocks = <&clk_gates6 3>;
  240.                         clock-names = "apb_pclk";
  241.                         interrupts = <GIC_SPI 2 IRQ_TYPE_LEVEL_HIGH>,
  242.                                      <GIC_SPI 3 IRQ_TYPE_LEVEL_HIGH>;
  243.                         #dma-cells = <1>;
  244.                 };
  245.         };

  247.         reset: reset@ff7601b8{
  248.                 compatible = "rockchip,reset";
  249.                 reg = <0xff7601b8 0x30>;
  250.                 rockchip,reset-flag = <ROCKCHIP_RESET_HIWORD_MASK>;
  251.                 #reset-cells = <1>;
  252.         };

  254.         nandc0: nandc@0xff400000 {
  255.                 compatible = "rockchip,rk-nandc";
  256.                 reg = <0xff400000 0x4000>;
  257.                 interrupts = <GIC_SPI 38 IRQ_TYPE_LEVEL_HIGH>;
  258.                 nandc_id = <0>;
  259.                 clocks = <&clk_nandc0>, <&clk_gates5 5>, <&clk_gates7 14>;
  260.                 clock-names = "clk_nandc", "g_clk_nandc", "hclk_nandc";
  261.         };

  263.         nandc1: nandc@0xff410000 {
  264.             compatible = "rockchip,rk-nandc";
  265.                 reg = <0xff410000 0x4000>;
  266.                 interrupts = <GIC_SPI 40 IRQ_TYPE_LEVEL_HIGH>;
  267.                 nandc_id = <1>;
  268.                 clocks = <&clk_nandc1>, <&clk_gates5 6>, <&clk_gates7 15>;
  269.                 clock-names = "clk_nandc", "g_clk_nandc", "hclk_nandc";
  270.         };
  271.        
  272.         nandc0reg: nandc0@0xff400000 {
  273.                 compatible = "rockchip,rk-nandc";
  274.                 reg = <0xff400000 0x4000>;
  275.         };

  277.         emmc: rksdmmc@ff0f0000 {
  278.                 compatible = "rockchip,rk_mmc", "rockchip,rk32xx-sdmmc";
  279.                 reg = <0xff0f0000 0x4000>;
  280.                 interrupts = <GIC_SPI 35 IRQ_TYPE_LEVEL_HIGH>;
  281.                 #address-cells = <1>;
  282.                 #size-cells = <0>;
  283.                 //pinctrl-names = "default",,"suspend";
  284.                 //pinctrl-0 = <&sd0_clk &sd0_cmd &sd0_cd &sd0_wp &sd0_pwr &sd0_bus1 &sd0_bus4>;
  285.                 clocks = <&clk_emmc>, <&clk_gates8 6>;
  286.                 clock-names = "clk_mmc", "hclk_mmc";
  287.                 num-slots = <1>;
  288.                 fifo-depth = <0x100>;
  289.                 bus-width = <8>;
  290.                 tune_regsbase = <0x218>;
  291.                 cru_regsbase = <0x1d8>;
  292.                 cru_reset_offset = <3>;
  293.         };

  295.         sdmmc: rksdmmc@ff0c0000 {
  296.                 compatible = "rockchip,rk_mmc", "rockchip,rk32xx-sdmmc";
  297.                 reg = <0xff0c0000 0x4000>;
  298.                 interrupts = <GIC_SPI 32 IRQ_TYPE_LEVEL_HIGH>;
  299.                 #address-cells = <1>;
  300.                 #size-cells = <0>;
  301.                 pinctrl-names = "default", "idle";
  302.                 pinctrl-0 = <&sdmmc0_clk &sdmmc0_cmd &sdmmc0_dectn &sdmmc0_bus4>;
  303.                 pinctrl-1 = <&sdmmc0_gpio>;
  304.                 cd-gpios = <&gpio6 GPIO_C6 GPIO_ACTIVE_HIGH>;/*CD GPIO*/
  305.                 clocks = <&clk_sdmmc>, <&clk_gates8 3>;
  306.                 clock-names = "clk_mmc", "hclk_mmc";
  307.                 num-slots = <1>;
  308.                 fifo-depth = <0x100>;
  309.                 bus-width = <4>;
  310.                 tune_regsbase = <0x200>;
  311.                 cru_regsbase = <0x1d8>;
  312.                 cru_reset_offset = <0>;
  313.         };

  315.         sdio: rksdmmc@ff0d0000 {
  316.                 compatible = "rockchip,rk_mmc", "rockchip,rk32xx-sdmmc";
  317.                 reg = <0xff0d0000 0x4000>;
  318.                 interrupts = <GIC_SPI 33 IRQ_TYPE_LEVEL_HIGH>;
  319.                 #address-cells = <1>;
  320.                 #size-cells = <0>;
  321.                 pinctrl-names = "default","idle";
  322.                 pinctrl-0 = <&sdio0_clk &sdio0_cmd &sdio0_wrprt &sdio0_pwr &sdio0_bkpwr
  323.                              &sdio0_intn &sdio0_bus4>;
  324.                 pinctrl-1 = <&sdio0_gpio>;
  325.                 clocks = <&clk_sdio0>, <&clk_gates8 4>;
  326.                 clock-names = "clk_mmc", "hclk_mmc";
  327.                 num-slots = <1>;
  328.                 fifo-depth = <0x100>;
  329.                 bus-width = <4>;
  330.                 tune_regsbase = <0x208>;
  331.                 cru_regsbase = <0x1d8>;
  332.                 cru_reset_offset = <1>;
  333.         };

  335.         sdio1: rksdmmc@ff0e0000 {
  336.                 compatible = "rockchip,rk_mmc", "rockchip,rk32xx-sdmmc";
  337.                 reg = <0xff0e0000 0x4000>;
  338.                 interrupts = <GIC_SPI 34 IRQ_TYPE_LEVEL_HIGH>;
  339.                 #address-cells = <1>;
  340.                 #size-cells = <0>;
  341.                 //pinctrl-names = "default","suspend";
  342.                 //pinctrl-0 = <&sd1_clk &sd1_cmd &sd1_cd &sd1_wp &sd1_bus1 &sd1_bus4>;
  343.                 /*gate8_0 --hclk_sdmmc_ahb_arbi_gate_en, gate13_2 --clk_sdio1_src_gate_en*/
  344.                 clocks = <&clk_sdio1>, <&clk_gates8 5>;
  345.                 clock-names = "clk_mmc", "hclk_mmc";
  346.                 num-slots = <1>;
  347.                 fifo-depth = <0x100>;
  348.                 bus-width = <4>;
  349.                 cru_regsbase = <0x1d8>;
  350.                 cru_reset_offset = <2>;
  351.                 status = "disabled";
  352.         };

  354.         spi0: spi@ff110000 {
  355.                 compatible = "rockchip,rockchip-spi";
  356.                 reg = <0xff110000 0x1000>;
  357.                 interrupts = <GIC_SPI 44 IRQ_TYPE_LEVEL_HIGH>;
  358.                 #address-cells = <1>;
  359.                 #size-cells = <0>;
  360.                 pinctrl-names = "default";
  361.                 pinctrl-0 = <&spi0_txd &spi0_rxd &spi0_clk &spi0_cs0 &spi0_cs1>;
  362.                 rockchip,spi-src-clk = <0>;
  363.                 num-cs = <2>;
  364.                 clocks =<&clk_spi0>, <&clk_gates6 4>;
  365.                 clock-names = "spi","pclk_spi0";
  366.                 dmas = <&pdma1 11>, <&pdma1 12>;
  367.                 #dma-cells = <2>;
  368.                 dma-names = "tx", "rx";
  369.                 status = "disabled";
  370.         };

  372.         spi1: spi@ff120000 {
  373.                 compatible = "rockchip,rockchip-spi";
  374.                 reg = <0xff120000 0x1000>;
  375.                 interrupts = <GIC_SPI 45 IRQ_TYPE_LEVEL_HIGH>;
  376.                 #address-cells = <1>;
  377.                 #size-cells = <0>;
  378.                 pinctrl-names = "default";
  379.                 pinctrl-0 = <&spi1_txd &spi1_rxd &spi1_clk &spi1_cs0>;
  380.                 rockchip,spi-src-clk = <1>;
  381.                 num-cs = <1>;
  382.                 clocks = <&clk_spi1>, <&clk_gates6 5>;
  383.                 clock-names = "spi","pclk_spi1";
  384.                 dmas = <&pdma1 13>, <&pdma1 14>;
  385.                 #dma-cells = <2>;
  386.                 dma-names = "tx", "rx";
  387.                 status = "disabled";
  388.         };

  390.         spi2: spi@ff130000 {
  391.                 compatible = "rockchip,rockchip-spi";
  392.                 reg = <0xff130000 0x1000>;
  393.                 interrupts = <GIC_SPI 46 IRQ_TYPE_LEVEL_HIGH>;
  394.                 #address-cells = <1>;
  395.                 #size-cells = <0>;
  396.                 pinctrl-names = "default";
  397.                 pinctrl-0 = <&spi2_txd &spi2_rxd &spi2_clk &spi2_cs0 &spi2_cs1>;
  398.                 rockchip,spi-src-clk = <2>;
  399.                 num-cs = <2>;
  400.                 clocks = <&clk_spi2>, <&clk_gates6 6>;
  401.                 clock-names = "spi","pclk_spi2";
  402.                 dmas = <&pdma1 15>, <&pdma1 16>;
  403.                 #dma-cells = <2>;
  404.                 dma-names = "tx", "rx";
  405.                 status = "disabled";
  406.         };

  408.         uart_bt: serial@ff180000 {
  409.                 compatible = "rockchip,serial";
  410.                 reg = <0xff180000 0x100>;
  411.                 interrupts = <GIC_SPI 55 IRQ_TYPE_LEVEL_HIGH>;
  412.                 clock-frequency = <24000000>;
  413.                 clocks = <&clk_uart0>, <&clk_gates6 8>;
  414.                 clock-names = "sclk_uart", "pclk_uart";
  415.                 reg-shift = <2>;
  416.                 reg-io-width = <4>;
  417.                 dmas = <&pdma1 1>, <&pdma1 2>;
  418.                 #dma-cells = <2>;
  419.                 pinctrl-names = "default";
  420.                 pinctrl-0 = <&uart0_xfer &uart0_cts &uart0_rts>;
  421.                 status = "disabled";
  422.         };

  424.         uart_bb: serial@ff190000 {
  425.                 compatible = "rockchip,serial";
  426.                 reg = <0xff190000 0x100>;
  427.                 interrupts = <GIC_SPI 56 IRQ_TYPE_LEVEL_HIGH>;
  428.                 clock-frequency = <24000000>;
  429.                 clocks = <&clk_uart1>, <&clk_gates6 9>;
  430.                 clock-names = "sclk_uart", "pclk_uart";
  431.                 current-speed = <921600>;
  432.                 reg-shift = <2>;
  433.                 reg-io-width = <4>;
  434.                 dmas = <&pdma1 3>, <&pdma1 4>;
  435.                 #dma-cells = <2>;
  436.                 pinctrl-names = "default";
  437.                 pinctrl-0 = <&uart1_xfer &uart1_cts &uart1_rts>;
  438.                 status = "disabled";
  439.         };

  441.         uart_dbg: serial@ff690000 {
  442.                 compatible = "rockchip,serial";
  443.                 reg = <0xff690000 0x100>;
  444.                 interrupts = <GIC_SPI 57 IRQ_TYPE_LEVEL_HIGH>;
  445.                 clock-frequency = <24000000>;
  446.                 clocks = <&clk_uart2>, <&clk_gates11 9>;
  447.                 clock-names = "sclk_uart", "pclk_uart";
  448.                 current-speed = <115200>;
  449.                 reg-shift = <2>;
  450.                 reg-io-width = <4>;
  451.                 dmas = <&pdma0 4>, <&pdma0 5>;
  452.                 #dma-cells = <2>;
  453.                 pinctrl-names = "default";
  454.                 pinctrl-0 = <&uart2_xfer>;
  455.                 status = "disabled";
  456.         };

  458.         uart_gps: serial@ff1b0000 {
  459.                 compatible = "rockchip,serial";
  460.                 reg = <0xff1b0000 0x100>;
  461.                 interrupts = <GIC_SPI 58 IRQ_TYPE_LEVEL_HIGH>;
  462.                 clock-frequency = <24000000>;
  463.                 clocks = <&clk_uart3>, <&clk_gates6 11>;
  464.                 clock-names = "sclk_uart", "pclk_uart";
  465.                 current-speed = <115200>;
  466.                 reg-shift = <2>;
  467.                 reg-io-width = <4>;
  468.                 dmas = <&pdma1 7>, <&pdma1 8>;
  469.                 #dma-cells = <2>;
  470.                 pinctrl-names = "default";
  471.                 pinctrl-0 = <&uart3_xfer &uart3_cts &uart3_rts>;
  472.                 status = "disabled";
  473.         };

  475.         uart_exp: serial@ff1c0000 {
  476.                 compatible = "rockchip,serial";
  477.                 reg = <0xff1c0000 0x100>;
  478.                 interrupts = <GIC_SPI 59 IRQ_TYPE_LEVEL_HIGH>;
  479.                 clock-frequency = <24000000>;
  480.                 clocks = <&clk_uart4>, <&clk_gates6 12>;
  481.                 clock-names = "sclk_uart", "pclk_uart";
  482.                 reg-shift = <2>;
  483.                 reg-io-width = <4>;
  484.                 dmas = <&pdma1 9>, <&pdma1 10>;
  485.                 #dma-cells = <2>;
  486.                 pinctrl-names = "default";
  487.                 pinctrl-0 = <&uart4_xfer &uart4_cts &uart4_rts>;
  488.                 status = "disabled";
  489.         };

  491.         fiq-debugger {
  492.                 compatible = "rockchip,fiq-debugger";
  493.                 rockchip,serial-id = <2>;
  494.                 rockchip,signal-irq = <106>;
  495.                 rockchip,wake-irq = <0>;
  496.                 status = "disabled";
  497.         };

  499.         rockchip_clocks_init: clocks-init{
  500.                 compatible = "rockchip,clocks-init";
  501.                 rockchip,clocks-init-parent =
  502.                         <&clk_core &clk_apll>,        <&aclk_bus_src &clk_gpll>,
  503.                         <&aclk_peri &clk_gpll>,        <&uart_pll_mux &clk_gpll>,
  504.                         <&clk_i2s_pll &clk_gpll>, <&clk_spdif_pll &clk_gpll>,
  505.                         <&usbphy_480m &otgphy2_480m>;
  506.                 rockchip,clocks-init-rate =
  507.                         <&clk_core 792000000>,        <&clk_gpll 594000000>,
  508.                         /*<&clk_cpll 47000000>,*/        <&clk_npll 1250000000>,
  509.                         <&aclk_bus_src 300000000>,        <&aclk_bus 300000000>,
  510.                         <&hclk_bus 150000000>,        <&pclk_bus 75000000>,
  511.                         <&clk_crypto 150000000>,        <&aclk_peri 300000000>,
  512.                         <&hclk_peri 150000000>,        <&pclk_peri 75000000>,
  513.                         <&clk_gpu 200000000>,        /*<&aclk_vio0 300000000>,
  514.                         <&aclk_vio1 300000000>,        <&hclk_vio 75000000>,*/
  515.                         <&pclk_pd_alive 100000000>,        <&pclk_pd_pmu 100000000>,
  516.                         <&aclk_hevc 400000000>,        <&hclk_hevc 200000000>,
  517.                         <&clk_hevc_cabac 300000000>, <&clk_hevc_core 300000000>,
  518.                         <&aclk_rga 300000000>, <&clk_rga 300000000>,
  519.                         <&clk_vepu 300000000>, <&clk_vdpu 300000000>,
  520.                         <&clk_edp 200000000>, <&clk_isp 200000000>,
  521.                         <&clk_isp_jpe 400000000>, <&clk_tsp 80000000>,
  522.                         <&clk_tspout 80000000>, <&clk_mac 125000000>,
  523.                         <&aclk_vio0 594000000>;
  524.                 /* rockchip,clocks-uboot-has-init = <&aclk_vio0>; */
  525.         };

  527.         clocks-enable {
  528.                 compatible = "rockchip,clocks-enable";
  529.                 clocks =
  530.                                 /*PLL*/
  531.                                 <&clk_dpll>, <&clk_gpll>,

  533.                                 /*PD_CORE*/
  534.                                 <&clk_gates0 2>, <&clk_core0>,
  535.                                 <&clk_core1>, <&clk_core2>,
  536.                                 <&clk_core3>, <&clk_l2ram>,
  537.                                 <&aclk_core_m0>, <&aclk_core_mp>,
  538.                                 <&atclk_core>, <&pclk_dbg_src>,
  539.                                 <&clk_gates12 9>, <&clk_gates12 10>,
  540.                                 <&clk_gates12 11>,

  542.                                 /*PD_BUS*/
  543.                                 <&aclk_bus>, <&clk_gates0 3>,
  544.                                 <&hclk_bus>, <&pclk_bus>,
  545.                                 <&clk_gates13 8>,
  546.                                 <&clk_gates0 7>,

  548.                                 /*TIMER*/
  549.                                 <&clk_gates1 0>, <&clk_gates1 1>,
  550.                                 <&clk_gates1 2>, <&clk_gates1 3>,
  551.                                 <&clk_gates1 4>, <&clk_gates1 5>,

  553.                                 <&pclk_pd_alive>, <&pclk_pd_pmu>,

  555.                                 /*PD_PERI*/
  556.                                 <&aclk_peri>, <&hclk_peri>,
  557.                                 <&pclk_peri>,

  559.                                 /*JTAG*/
  560.                                 /*<&clk_gates4 14>,*/

  562.                                 /*aclk_bus*/
  563.                                 <&clk_gates10 5>,/*aclk_intmem0*/
  564.                                 <&clk_gates10 6>,/*aclk_intmem1*/
  565.                                 <&clk_gates10 7>,/*aclk_intmem2*/
  566.                                 /*<&clk_gates10 12>,*//*aclk_dma1*/
  567.                                 <&clk_gates10 13>,/*aclk_strc_sys*/
  568.                                 <&clk_gates10 4>,/*aclk_intmem*/

  570.                                 /*hclk_bus*/
  571.                                 <&clk_gates10 9>,/*hclk_rom*/

  573.                                 /*pclk_bus*/
  574.                                 <&clk_gates10 1>,/*pclk_timer*/
  575.                                 <&clk_gates10 9>,/*rom*/
  576.                                 <&clk_gates10 13>,/*aclk strc*/

  578.                                 <&clk_gates12 8>,/*aclk strc*/

  580.                                 /*aclk_peri*/
  581.                                 <&clk_gates6 2>,/*aclk_peri_axi_matrix*/
  582.                                 /*<&clk_gates6 3>,*//*aclk_dmac2*/
  583.                                 <&clk_gates7 11>,/*aclk_peri_niu*/
  584.                                 <&clk_gates8 12>,/*aclk_peri_mmu*/

  586.                                 /*hclk_peri*/
  587.                                 <&clk_gates6 0>,/*hclk_peri_matrix*/
  588.                                 <&clk_gates7 10>,/*hclk_peri_ahb_arbi*/
  589.                                 <&clk_gates7 12>,/*hclk_emem_peri*/
  590.                                 <&clk_gates7 13>,/*hclk_mem_peri*/

  592.                                 /*pclk_peri*/
  593.                                 <&clk_gates6 1>,/*pclk_peri_axi_matrix*/

  595.                                 /*pclk_pd_alive*/
  596.                                 <&clk_gates14 11>,/*pclk_grf*/
  597.                                 <&clk_gates14 12>,/*pclk_alive_niu*/

  599.                                 /*pclk_pd_pmu*/
  600.                                 <&clk_gates17 0>,/*pclk_pmu*/
  601.                                 <&clk_gates17 1>,/*pclk_intmem1*/
  602.                                 <&clk_gates17 2>,/*pclk_pmu_niu*/
  603.                                 <&clk_gates17 3>,/*pclk_sgrf*/

  605.                                 /*UART*/
  606.                                 <&clk_gates11 9>,/*pclk_uart2*/

  608.                                 /*480M*/
  609.                                 <&usbphy_480m>;
  610.         };

  612.         i2c0: i2c@ff650000 {
  613.                 compatible = "rockchip,rk30-i2c";
  614.                 reg = <0xff650000 0x1000>;
  615.                 interrupts = <GIC_SPI 60 IRQ_TYPE_LEVEL_HIGH>;
  616.                 #address-cells = <1>;
  617.                 #size-cells = <0>;
  618.                 pinctrl-names = "default", "gpio";
  619.                 pinctrl-0 = <&i2c0_sda &i2c0_scl>;
  620.                 pinctrl-1 = <&i2c0_gpio>;
  621.                 gpios = <&gpio0 GPIO_B7 GPIO_ACTIVE_LOW>, <&gpio0 GPIO_C0 GPIO_ACTIVE_LOW>;
  622.                 clocks = <&clk_gates10 2>;
  623.                 rockchip,check-idle = <1>;
  624.                 status = "disabled";
  625.         };

  627.         i2c1: i2c@ff140000 {
  628.                 compatible = "rockchip,rk30-i2c";
  629.                 reg = <0xff140000 0x1000>;
  630.                 interrupts = <GIC_SPI 62 IRQ_TYPE_LEVEL_HIGH>;
  631.                 #address-cells = <1>;
  632.                 #size-cells = <0>;
  633.                 pinctrl-names = "default", "gpio";
  634.                 pinctrl-0 = <&i2c1_sda &i2c1_scl>;
  635.                 pinctrl-1 = <&i2c1_gpio>;
  636.                 gpios = <&gpio8 GPIO_A4 GPIO_ACTIVE_LOW>, <&gpio8 GPIO_A5 GPIO_ACTIVE_LOW>;
  637.                 clocks = <&clk_gates6 13>;
  638.                 rockchip,check-idle = <1>;
  639.                 status = "disabled";
  640.         };

  642.         i2c2: i2c@ff660000 {
  643.                 compatible = "rockchip,rk30-i2c";
  644.                 reg = <0xff660000 0x1000>;
  645.                 interrupts = <GIC_SPI 61 IRQ_TYPE_LEVEL_HIGH>;
  646.                 #address-cells = <1>;
  647.                 #size-cells = <0>;
  648.                 pinctrl-names = "default", "gpio";
  649.                 pinctrl-0 = <&i2c2_sda &i2c2_scl>;
  650.                 pinctrl-1 = <&i2c2_gpio>;
  651.                 gpios = <&gpio6 GPIO_B1 GPIO_ACTIVE_LOW>, <&gpio6 GPIO_B2 GPIO_ACTIVE_LOW>;
  652.                 clocks = <&clk_gates10 3>;
  653.                 rockchip,check-idle = <1>;
  654.                 status = "disabled";
  655.         };

  657.         i2c3: i2c@ff150000 {
  658.                 compatible = "rockchip,rk30-i2c";
  659.                 reg = <0xff150000 0x1000>;
  660.                 interrupts = <GIC_SPI 63 IRQ_TYPE_LEVEL_HIGH>;
  661.                 #address-cells = <1>;
  662.                 #size-cells = <0>;
  663.                 pinctrl-names = "default", "gpio";
  664.                 pinctrl-0 = <&i2c3_sda &i2c3_scl>;
  665.                 pinctrl-1 = <&i2c3_gpio>;
  666.                 gpios = <&gpio2 GPIO_C1 GPIO_ACTIVE_LOW>, <&gpio2 GPIO_C0 GPIO_ACTIVE_LOW>;
  667.                 clocks = <&clk_gates6 14>;
  668.                 rockchip,check-idle = <1>;
  669.                 status = "disabled";
  670.         };

  672.         i2c4: i2c@ff160000 {
  673.                 compatible = "rockchip,rk30-i2c";
  674.                 reg = <0xff160000 0x1000>;
  675.                 interrupts = <GIC_SPI 64 IRQ_TYPE_LEVEL_HIGH>;
  676.                 #address-cells = <1>;
  677.                 #size-cells = <0>;
  678.                 pinctrl-names = "default", "gpio";
  679.                 pinctrl-0 = <&i2c4_sda &i2c4_scl>;
  680.                 pinctrl-1 = <&i2c4_gpio>;
  681.                 gpios = <&gpio7 GPIO_C1 GPIO_ACTIVE_LOW>, <&gpio7 GPIO_C2 GPIO_ACTIVE_LOW>;
  682.                 clocks = <&clk_gates6 15>;
  683.                 rockchip,check-idle = <1>;
  684.                 status = "disabled";
  685.         };

  687.         i2c5: i2c@ff170000 {
  688.                 compatible = "rockchip,rk30-i2c";
  689.                 reg = <0xff170000 0x1000>;
  690.                 interrupts = <GIC_SPI 65 IRQ_TYPE_LEVEL_HIGH>;
  691.                 #address-cells = <1>;
  692.                 #size-cells = <0>;
  693.                 pinctrl-names = "default", "gpio";
  694.                 pinctrl-0 = <&i2c5_sda &i2c5_scl>;
  695.                 pinctrl-1 = <&i2c5_gpio>;
  696.                 gpios = <&gpio7 GPIO_C3 GPIO_ACTIVE_LOW>, <&gpio7 GPIO_C4 GPIO_ACTIVE_LOW>;
  697.                 clocks = <&clk_gates7 0>;
  698.                 rockchip,check-idle = <1>;
  699.                 status = "disabled";
  700.         };

  702.         fb: fb{
  703.                 compatible = "rockchip,rk-fb";
  704.                 rockchip,disp-mode = <DUAL>;
  705.         };

  707.         rk_screen: rk_screen{
  708.                         compatible = "rockchip,screen";
  709.         };

  711.         dsihost0: mipi@ff960000{
  712.                 compatible = "rockchip,rk32-dsi";
  713.                 rockchip,prop = <0>;
  714.                 reg = <0xff960000 0x4000>;
  715.                 interrupts = <GIC_SPI 19 IRQ_TYPE_LEVEL_HIGH>;
  716.                 clocks = <&clk_gates5 15>, <&clk_gates16 4> , <&pd_mipidsi>;
  717.                 clock-names = "clk_mipi_24m", "pclk_mipi_dsi", "pd_mipi_dsi";
  718.                 status = "disabled";
  719.         };

  721.         dsihost1: mipi@ff964000{
  722.                 compatible = "rockchip,rk32-dsi";
  723.                 rockchip,prop = <1>;
  724.                 reg = <0xff964000 0x4000>;
  725.                 interrupts = <GIC_SPI 20 IRQ_TYPE_LEVEL_HIGH>;
  726.                 clocks = <&clk_gates5 15>, <&clk_gates16 5>, <&pd_mipidsi>;
  727.                 clock-names = "clk_mipi_24m", "pclk_mipi_dsi", "pd_mipi_dsi";
  728.                 status = "disabled";
  729.         };

  731.         lvds: lvds@ff96c000 {
  732.                 compatible = "rockchip,rk32-lvds";
  733.                 reg = <0xff96c000 0x4000>;
  734.                 clocks = <&clk_gates16 7>;
  735.                 clock-names = "pclk_lvds";
  736.         };

  738.         edp: edp@ff970000 {
  739.                 compatible = "rockchip,rk32-edp";
  740.                 reg = <0xff970000 0x4000>;
  741.                 interrupts = <GIC_SPI 98 IRQ_TYPE_LEVEL_HIGH>;
  742.                 clocks = <&clk_edp>, <&clk_edp_24m>, <&clk_gates16 8>;
  743.                 clock-names = "clk_edp", "clk_edp_24m", "pclk_edp";
  744.         };

  746.         hdmi: hdmi@ff980000 {
  747.                 compatible = "rockchip,rk3288-hdmi";
  748.                 reg = <0xff980000 0x20000>;
  749.                 interrupts = <GIC_SPI 103 IRQ_TYPE_LEVEL_HIGH>;
  750.                 pinctrl-names = "default", "sleep";
  751.                 pinctrl-0 = <&i2c5_sda &i2c5_scl &hdmi_cec>;
  752.                 pinctrl-1 = <&i2c5_gpio>;
  753.                 clocks = <&clk_gates16 9>, <&clk_gates5 12>, <&clk_gates5 11>;
  754.                 clock-names = "pclk_hdmi", "hdcp_clk_hdmi", "cec_clk_hdmi";
  755.                 rockchip,hdmi_video_source = <DISPLAY_SOURCE_LCDC1>;
  756.                 rockchip,hdmi_audio_source = <0>;
  757.                 rockchip,hdcp_enable = <0>;
  758.                 rockchip,cec_enable = <0>;
  759.                 status = "disabled";
  760.         };

  762.         hdmi_hdcp2: hdmi_hdcp2@ff974000 {
  763.                 compatible = "rockchip,rk3288-hdmi-hdcp2";
  764.                 reg = <0xff974000 0x4000>,
  765.                       <0xff978000 0x4000>;
  766.                 clocks = <&aclk_hdcp>, <&clk_hdcp>, <&clk_gates15 12>;
  767.                 clock-names = "aclk_hdcp2", "hdcp2_clk_hdmi", "pclk_hdcp2";
  768.                 status = "disabled";
  769.         };

  771.         lcdc0: lcdc@ff930000 {
  772.                 compatible = "rockchip,rk3288-lcdc";
  773.                 rockchip,prop = <PRMRY>;
  774.                 rockchip,pwr18 = <0>;
  775.                 rockchip,iommu-enabled = <0>;
  776.                 reg = <0xff930000 0x10000>;
  777.                 interrupts = <GIC_SPI 15 IRQ_TYPE_LEVEL_HIGH>;
  778.                 pinctrl-names = "default", "gpio";
  779.                 pinctrl-0 = <&lcdc0_lcdc>;
  780.                 pinctrl-1 = <&lcdc0_gpio>;
  781.                 status = "disabled";
  782.                 clocks = <&clk_gates15 5>, <&dclk_lcdc0>, <&clk_gates15 6>, <&pd_vop0>;
  783.                 clock-names = "aclk_lcdc", "dclk_lcdc", "hclk_lcdc", "pd_lcdc";
  784.         };
  785.         
  786.         lcdc1: lcdc@ff940000 {
  787.                 compatible = "rockchip,rk3288-lcdc";
  788.                 rockchip,prop = <EXTEND>;
  789.                 rockchip,pwr18 = <0>;
  790.                 rockchip,iommu-enabled = <0>;
  791.                 reg = <0xff940000 0x10000>;
  792.                 interrupts = <GIC_SPI 16 IRQ_TYPE_LEVEL_HIGH>;
  793.                 status = "disabled";
  794.                 clocks = <&clk_gates15 7>, <&dclk_lcdc1>, <&clk_gates15 8>, <&pd_vop1>;
  795.                 clock-names = "aclk_lcdc", "dclk_lcdc", "hclk_lcdc", "pd_lcdc";
  796.         };
  797.         
  798.         adc: adc@ff100000 {
  799.                 compatible = "rockchip,saradc";
  800.                 reg = <0xff100000 0x100>;
  801.                 interrupts = <GIC_SPI 36 IRQ_TYPE_LEVEL_HIGH>;
  802.                 #io-channel-cells = <1>;
  803.                 io-channel-ranges;
  804.                 rockchip,adc-vref = <1800>;
  805.                 clock-frequency = <1000000>;
  806.                 clocks = <&clk_saradc>, <&clk_gates7 1>;
  807.                 clock-names = "saradc", "pclk_saradc";
  808.                 status = "disabled";
  809.         };

  811.         rga@ff920000 {
  812.                 compatible = "rockchip,rga2";
  813.                 reg = <0xff920000 0x1000>;
  814.                 interrupts = <GIC_SPI 18 IRQ_TYPE_LEVEL_HIGH>;
  815.                 clocks = <&clk_gates15 1>, <&aclk_rga>, <&clk_rga>;
  816.                 clock-names = "hclk_rga", "aclk_rga", "clk_rga";
  817.         };

  819.         i2s: rockchip-i2s@0xff890000 {
  820.                 compatible = "rockchip-i2s";
  821.                 reg = <0xff890000 0x10000>;
  822.                 i2s-id = <0>;
  823.                 clocks = <&clk_i2s>, <&clk_i2s_out>, <&clk_gates10 8>;
  824.                 clock-names = "i2s_clk","i2s_mclk", "i2s_hclk";
  825.                 interrupts = <GIC_SPI 85 IRQ_TYPE_LEVEL_HIGH>;
  826.                 dmas = <&pdma0 0>, <&pdma0 1>;
  827.                 //#dma-cells = <2>;
  828.                 dma-names = "tx", "rx";
  829.                 pinctrl-names = "default", "sleep";
  830.                 pinctrl-0 = <&i2s_mclk &i2s_sclk &i2s_lrckrx &i2s_lrcktx &i2s_sdi &i2s_sdo0 &i2s_sdo1 &i2s_sdo2 &i2s_sdo3>;
  831.                 pinctrl-1 = <&i2s_gpio>;
  832.         };

  834.         spdif: rockchip-spdif@0xff8b0000 {
  835.                 compatible = "rockchip-spdif";
  836.                 //reg = <0xff8b0000 0x10000>;        //8channel
  837.                 reg = <0xff880000 0x10000>;//2channel
  838.                 clocks = <&clk_spdif>, <&clk_spdif_8ch>,<&clk_gates10 10>;
  839.                 clock-names = "spdif_mclk","spdif_8ch_mclk","spdif_hclk";
  840.                 interrupts = <GIC_SPI 54 IRQ_TYPE_LEVEL_HIGH>;
  841.                 //dmas = <&pdma0 3>;
  842.                 dmas = <&pdma0 2>; //2channel
  843.                 //#dma-cells = <1>;
  844.                 dma-names = "tx";
  845.                 pinctrl-names = "default";
  846.                 pinctrl-0 = <&spdif_tx>;
  847.         };

  849.         vop1pwm: pwm@ff9401a0 {
  850.                 compatible = "rockchip,vop-pwm";
  851.                 reg = <0xff9401a0 0x10>;

  853.                 #pwm-cells = <2>;
  854.                 pinctrl-names = "default";
  855.                 pinctrl-0 = <&vop1_pwm_pin>;
  856.                 clocks = <&clk_gates13 11>, <&clk_gates15 7>, <&clk_gates15 8>;
  857.                 clock-names = "pclk_pwm", "aclk_lcdc", "hclk_lcdc";
  858.                 status = "disabled";
  859.         };

  861.         vop0pwm: pwm@ff9301a0 {
  862.                 compatible = "rockchip,vop-pwm";
  863.                 reg = <0xff9301a0 0x10>;

  865.                 #pwm-cells = <2>;
  866.                 pinctrl-names = "default";
  867.                 pinctrl-0 = <&vop0_pwm_pin>;
  868.                 clocks = <&clk_gates13 10>, <&clk_gates15 5>, <&clk_gates15 6>;
  869.                 clock-names = "pclk_pwm", "aclk_lcdc", "hclk_lcdc";
  870.                 status = "disabled";
  871.         };

  873.         pwm0: pwm@ff680000 {
  874.                 compatible = "rockchip,rk-pwm";
  875.                 reg = <0xff680000 0x10>;

  877.                 /* used by driver on remotectl'pwm */
  878.                 interrupts = <GIC_SPI 78 IRQ_TYPE_LEVEL_HIGH>;
  879.                 #pwm-cells = <2>;
  880.                 pinctrl-names = "default";
  881.                 pinctrl-0 = <&pwm0_pin>;
  882.                 clocks = <&clk_gates11 11>;
  883.                 clock-names = "pclk_pwm";
  884.                 status = "disabled";
  885.         };

  887.         pwm1: pwm@ff680010 {
  888.                 compatible = "rockchip,rk-pwm";
  889.                 reg = <0xff680010 0x10>;

  891.                 /* used by driver on remotectl'pwm */
  892.                 interrupts = <GIC_SPI 78 IRQ_TYPE_LEVEL_HIGH>;
  893.                 #pwm-cells = <2>;
  894.                 pinctrl-names = "default";
  895.                 pinctrl-0 = <&pwm1_pin>;
  896.                 clocks = <&clk_gates11 11>;
  897.                 clock-names = "pclk_pwm";
  898.                 status = "disabled";
  899.         };

  901.         pwm2: pwm@ff680020 {
  902.                 compatible = "rockchip,rk-pwm";
  903.                 reg = <0xff680020 0x10>;

  905.                 /* used by driver on remotectl'pwm */
  906.                 interrupts = <GIC_SPI 78 IRQ_TYPE_LEVEL_HIGH>;
  907.                 #pwm-cells = <2>;
  908.                 pinctrl-names = "default";
  909.                 pinctrl-0 = <&pwm2_pin>;
  910.                 clocks = <&clk_gates11 11>;
  911.                 clock-names = "pclk_pwm";
  912.                 status = "disabled";
  913.         };

  915.         pwm3: pwm@ff680030 {
  916.                 compatible = "rockchip,rk-pwm";
  917.                 reg = <0xff680030 0x10>;

  919.                 /* used by driver on remotectl'pwm */
  920.                 interrupts = <GIC_SPI 78 IRQ_TYPE_LEVEL_HIGH>;
  921.                 #pwm-cells = <2>;
  922.                 pinctrl-names = "default";
  923.                 pinctrl-0 = <&pwm3_pin>;
  924.                 clocks = <&clk_gates11 11>;
  925.                 clock-names = "pclk_pwm";
  926.                 status = "disabled";
  927.         };

  929.         dvfs {

  931.                 vd_arm: vd_arm {
  932.                         regulator_name = "vdd_arm";
  933.                         suspend_volt = <1000>; //mV
  934.                         pd_core {
  935.                                 clk_core_dvfs_table: clk_core {
  936.                                         operating-points = <
  937.                                                 /* KHz    uV */
  938.                                                 312000 1100000
  939.                                                 504000 1100000
  940.                                                 816000 1100000
  941.                                                 1008000 1100000
  942.                                                 >;
  943.                                         channel = <0>;
  944.                                         temp-limit-enable = <1>;
  945.                                         target-temp = <80>;
  946.                                         min_temp_limit = <48>;
  947.                                         normal-temp-limit = <
  948.                                         /*delta-temp    delta-freq*/
  949.                                                 3        96000
  950.                                                 6        144000
  951.                                                 9        192000
  952.                                                 15        384000
  953.                                                 >;
  954.                                         performance-temp-limit = <
  955.                                                 /*temp    freq*/
  956.                                                 100     816000
  957.                                                 >;
  958.                                         status = "okay";
  959.                                         regu-mode-table = <
  960.                                                 /*freq     mode*/
  961.                                                 1008000    4
  962.                                                 0          3
  963.                                         >;
  964.                                         regu-mode-en = <0>;
  965.                                 };
  966.                         };
  967.                 };

  969.                 vd_logic: vd_logic {
  970.                         regulator_name = "vdd_logic";
  971.                         suspend_volt = <1000>; //mV
  972.                         pd_ddr {
  973.                                 clk_ddr_dvfs_table: clk_ddr {
  974.                                         operating-points = <
  975.                                                 /* KHz    uV */
  976.                                                 200000 1200000
  977.                                                 300000 1200000
  978.                                                 400000 1200000
  979.                                                 >;
  980.                                         bd-freq-table = <
  981.                                                 /* bandwidth   freq */
  982.                                                 5000           800000
  983.                                                 3500           456000
  984.                                                 2600           396000
  985.                                                 2000           324000
  986.                                                 >;
  987.                                         channel = <2>;
  988.                                         status = "disabled";
  989.                                 };
  990.                         };

  992.                         pd_vio {
  993.                                 aclk_vio1_dvfs_table: aclk_vio1 {
  994.                                         operating-points = <
  995.                                                 /* KHz    uV */
  996.                                                 100000 1100000
  997.                                                 500000 1100000
  998.                                                 >;
  999.                                         status = "okay";
  1000.                                 };
  1001.                         };
  1002.                 };

  1004.                 vd_gpu: vd_gpu {
  1005.                         regulator_name = "vdd_gpu";
  1006.                         suspend_volt = <1000>; //mV
  1007.                         pd_gpu {
  1008.                                 clk_gpu_dvfs_table: clk_gpu {
  1009.                                         operating-points = <
  1010.                                                 /* KHz    uV */
  1011.                                                 200000 1200000
  1012.                                                 300000 1200000
  1013.                                                 400000 1200000
  1014.                                                 >;
  1015.                                         channel = <1>;
  1016.                                         temp-limit-enable = <0>;
  1017.                                         target-temp = <90>;
  1018.                                         min_temp_limit = <200>;
  1019.                                         normal-temp-limit = <
  1020.                                         /*delta-temp    delta-freq*/
  1021.                                                 3        50000
  1022.                                                 6        150000
  1023.                                                 15        250000
  1024.                                                 >;
  1025.                                         status = "okay";
  1026.                                         regu-mode-table = <
  1027.                                                 /*freq     mode*/
  1028.                                                 200000     4
  1029.                                                 0          3
  1030.                                         >;
  1031.                                         regu-mode-en = <0>;
  1032.                                 };
  1033.                         };
  1034.                 };
  1035.         };

  1037.         ion {
  1038.                 compatible = "rockchip,ion";
  1039.                 #address-cells = <1>;
  1040.                 #size-cells = <0>;

  1042.                 ion_drm: rockchip,ion-heap@5 {
  1043.                         compatible = "rockchip,ion-heap";
  1044.                         rockchip,ion_heap = <5>;
  1045.                         reg = <0x00000000 0x00000000>;
  1046.                 };
  1047.                 ion_cma: rockchip,ion-heap@4 { /* CMA HEAP */
  1048.                         compatible = "rockchip,ion-heap";
  1049.                         rockchip,ion_heap = <4>;
  1050.                         reg = <0x00000000 0x28000000>; /* 640MB */
  1051.                 };
  1052.                 rockchip,ion-heap@0 { /* VMALLOC HEAP */
  1053.                         compatible = "rockchip,ion-heap";
  1054.                         rockchip,ion_heap = <0>;
  1055.                 };
  1056.         };

  1058.         vpu: vpu_service@ff9a0000 {
  1059.                 compatible = "vpu_service";
  1060.                 iommu_enabled = <0>;
  1061.                 reg = <0xff9a0000 0x800>;
  1062.                 interrupts = <GIC_SPI 9 IRQ_TYPE_LEVEL_HIGH>, <GIC_SPI 10 IRQ_TYPE_LEVEL_HIGH>;
  1063.                 interrupt-names = "irq_enc", "irq_dec";
  1064.                 clocks = <&clk_vdpu>, <&hclk_vdpu>;
  1065.                 clock-names = "aclk_vcodec", "hclk_vcodec";
  1066.                 resets = <&reset RK3288_SOFT_RST_VCODEC_H>, <&reset RK3288_SOFT_RST_VCODEC_A>;
  1067.                 reset-names = "video_h", "video_a";
  1068.                 name = "vpu_service";
  1069.                 dev_mode = <0>;
  1070.                 //status = "disabled";
  1071.         };

  1073.         hevc: hevc_service@ff9c0000 {
  1074.                 compatible = "rockchip,hevc_service";
  1075.                 iommu_enabled = <0>;
  1076.                 reg = <0xff9c0000 0x800>;
  1077.                 interrupts = <GIC_SPI 12 IRQ_TYPE_LEVEL_HIGH>;
  1078.                 interrupt-names = "irq_dec";
  1079.                 clocks = <&aclk_hevc>, <&hclk_hevc>, <&clk_hevc_core>, <&clk_hevc_cabac>;
  1080.                 clock-names = "aclk_vcodec", "hclk_vcodec", "clk_core", "clk_cabac";
  1081.                 resets = <&reset RK3288_SOFT_RST_VCODEC_H>, <&reset RK3288_SOFT_RST_VCODEC_A>,
  1082.                         <&reset RK3288_SOFT_RST_HEVC>;
  1083.                 reset-names = "video_h", "video_a", "video";
  1084.                 dev_mode = <1>;
  1085.                 name = "hevc_service";
  1086.                 //status = "disabled";
  1087.         };

  1089.         iep: iep@ff900000 {
  1090.                 compatible = "rockchip,iep";
  1091.                 iommu_enabled = <0>;
  1092.                 reg = <0xff900000 0x800>;
  1093.                 interrupts = <GIC_SPI 17 IRQ_TYPE_LEVEL_HIGH>;
  1094.                 clocks = <&clk_gates15 2>, <&clk_gates15 3>;
  1095.                 clock-names = "aclk_iep", "hclk_iep";
  1096.                 status = "okay";
  1097.         };

  1099.         dwc_control_usb: dwc-control-usb@ff770284 {
  1100.                 compatible = "rockchip,rk3288-dwc-control-usb";
  1101.                 reg = <0xff770284 0x04>, <0xff770288 0x04>,
  1102.                       <0xff7702cc 0x04>, <0xff7702d4 0x04>,
  1103.                       <0xff770320 0x14>, <0xff770334 0x14>,
  1104.                       <0xff770348 0x10>, <0xff770358 0x08>,
  1105.                       <0xff770360 0x08>;
  1106.                 reg-names = "GRF_SOC_STATUS1" ,"GRF_SOC_STATUS2",
  1107.                             "GRF_SOC_STATUS19", "GRF_SOC_STATUS21",
  1108.                             "GRF_UOC0_BASE", "GRF_UOC1_BASE",
  1109.                             "GRF_UOC2_BASE", "GRF_UOC3_BASE",
  1110.                             "GRF_UOC4_BASE";
  1111.                 interrupts = <GIC_SPI 93 IRQ_TYPE_LEVEL_HIGH>, <GIC_SPI 94 IRQ_TYPE_LEVEL_HIGH>,
  1112.                              <GIC_SPI 95 IRQ_TYPE_LEVEL_HIGH>, <GIC_SPI 96 IRQ_TYPE_LEVEL_HIGH>,
  1113.                              <GIC_SPI 97 IRQ_TYPE_LEVEL_HIGH>;
  1114.                 interrupt-names = "otg_id", "otg_bvalid",
  1115.                                   "otg_linestate", "host0_linestate",
  1116.                                   "host1_linestate";
  1117.                 clocks = <&clk_gates7 9>, <&usbphy_480m>,
  1118.                          <&otgphy1_480m>, <&otgphy2_480m>;
  1119.                 clock-names = "hclk_usb_peri", "usbphy_480m",
  1120.                               "usbphy1_480m", "usbphy2_480m";

  1122.                 usb_bc {
  1123.                         compatible = "synopsys,phy";
  1124.                                         /* offset bit mask */
  1125.                         rk_usb,bvalid     = <0x288 14 1>;
  1126.                         rk_usb,iddig      = <0x288 17 1>;
  1127.                         rk_usb,dcdenb     = <0x328 14 1>;
  1128.                         rk_usb,vdatsrcenb = <0x328  7 1>;
  1129.                         rk_usb,vdatdetenb = <0x328  6 1>;
  1130.                         rk_usb,chrgsel    = <0x328  5 1>;
  1131.                         rk_usb,chgdet     = <0x2cc 23 1>;
  1132.                         rk_usb,fsvminus   = <0x2cc 25 1>;
  1133.                         rk_usb,fsvplus    = <0x2cc 24 1>;
  1134.                 };
  1135.         };

  1137.         usb0: usb@ff580000 {
  1138.                 compatible = "rockchip,rk3288_usb20_otg";
  1139.                 reg = <0xff580000 0x40000>;
  1140.                 interrupts = <GIC_SPI 23 IRQ_TYPE_LEVEL_HIGH>;
  1141.                 clocks = <&clk_gates13 4>, <&clk_gates7 4>;
  1142.                 clock-names = "clk_usbphy0", "hclk_usb0";
  1143.                 resets = <&reset RK3288_SOFT_RST_USBOTG_H>, <&reset RK3288_SOFT_RST_USBOTGPHY>,
  1144.                                 <&reset RK3288_SOFT_RST_USBOTGC>;
  1145.                 reset-names = "otg_ahb", "otg_phy", "otg_controller";
  1146.                 /*0 - Normal, 1 - Force Host, 2 - Force Device*/
  1147.                 rockchip,usb-mode = <0>;
  1148.         };

  1150.         usb1: usb@ff540000 {
  1151.                 compatible = "rockchip,rk3288_usb20_host";
  1152.                 reg = <0xff540000 0x40000>;
  1153.                 interrupts = <GIC_SPI 25 IRQ_TYPE_LEVEL_HIGH>;
  1154.                 clocks = <&clk_gates13 6>, <&clk_gates7 7>,
  1155.                          <&usbphy_480m>;
  1156.                 clock-names = "clk_usbphy1", "hclk_usb1",
  1157.                               "usbphy_480m";
  1158.                 resets = <&reset RK3288_SOFT_RST_USBHOST1_H>, <&reset RK3288_SOFT_RST_USBHOST1PHY>,
  1159.                                 <&reset RK3288_SOFT_RST_USBHOST1C>;
  1160.                 reset-names = "host1_ahb", "host1_phy", "host1_controller";
  1161.         };

  1163.         usb2: usb@ff500000 {
  1164.                 compatible = "rockchip,rk3288_rk_ehci_host";
  1165.                 reg = <0xff500000 0x20000>;
  1166.                 interrupts = <GIC_SPI 24 IRQ_TYPE_LEVEL_HIGH>;
  1167.                 clocks = <&clk_gates13 5>, <&clk_gates7 6>;
  1168.                 clock-names = "clk_usbphy2", "hclk_usb2";
  1169.                 resets = <&reset RK3288_SOFT_RST_USBHOST0_H>, <&reset RK3288_SOFT_RST_USBHOST0PHY>,
  1170.                                 <&reset RK3288_SOFT_RST_USBHOST0C>, <&reset RK3288_SOFT_RST_USB_HOST0>;
  1171.                 reset-names = "ehci_ahb", "ehci_phy", "ehci_controller", "ehci";
  1172.         };

  1174.         usb3: usb@ff520000 {
  1175.                 compatible = "rockchip,rk3288_rk_ohci_host";
  1176.                 reg = <0xff520000 0x20000>;
  1177.                 interrupts = <GIC_SPI 41 IRQ_TYPE_LEVEL_HIGH>;
  1178.                 clocks = <&clk_gates13 5>, <&clk_gates7 6>;
  1179.                 clock-names = "clk_usbphy3", "hclk_usb3";
  1180.                 status = "okay";
  1181.         };

  1183.         usb4: usb@ff5c0000 {
  1184.                 compatible = "rockchip,rk3288_rk_ehci1_host";
  1185.                 reg = <0xff5c0000 0x40000>;
  1186.                 interrupts = <GIC_SPI 26 IRQ_TYPE_LEVEL_HIGH>;
  1187.                 clocks = <&ehci1phy_480m>, <&clk_gates7 8>,
  1188.                          <&ehci1phy_12m>, <&usbphy_480m>,
  1189.                          <&otgphy1_480m>, <&otgphy2_480m>;
  1190.                 clock-names = "ehci1phy_480m", "hclk_ehci1",
  1191.                               "ehci1phy_12m", "usbphy_480m",
  1192.                               "ehci1_usbphy1", "ehci1_usbphy2";
  1193.                 resets = <&reset RK3288_SOFT_RST_EHCI1>, <&reset RK3288_SOFT_RST_EHCI1_AUX>,
  1194.                                 <&reset RK3288_SOFT_RST_EHCI1PHY>;
  1195.                 reset-names = "ehci1_ahb", "ehci1_aux", "ehci1_phy";
  1196.         };

  1198.         gmac: eth@ff290000 {
  1199.                 compatible = "rockchip,rk3288-gmac";
  1200.                 reg = <0xff290000 0x10000>;
  1201.                 interrupts = <GIC_SPI 27 IRQ_TYPE_LEVEL_HIGH>;  /*irq=59*/
  1202.                 interrupt-names = "macirq";
  1203.                 clocks = <&clk_mac>, <&clk_gates5 0>,
  1204.                          <&clk_gates5 1>, <&clk_gates5 2>,
  1205.                          <&clk_gates5 3>, <&clk_gates8 0>,
  1206.                          <&clk_gates8 1>;
  1207.                 clock-names = "clk_mac", "mac_clk_rx",
  1208.                               "mac_clk_tx", "clk_mac_ref",
  1209.                               "clk_mac_refout", "aclk_mac",
  1210.                               "pclk_mac";
  1211.                 phy-mode = "rgmii";
  1212.                 pinctrl-names = "default";
  1213.                 pinctrl-0 = <&mac_clk &mac_txpins &mac_rxpins &mac_mdpins>;
  1214.         };

  1216.         gpu {
  1217.                 compatible = "arm,malit764",
  1218.                              "arm,malit76x",
  1219.                              "arm,malit7xx",
  1220.                              "arm,mali-midgard";
  1221.                 reg = <0xffa30000 0x10000>;
  1222.                 interrupts = <GIC_SPI 6 IRQ_TYPE_LEVEL_HIGH>,
  1223.                              <GIC_SPI 7 IRQ_TYPE_LEVEL_HIGH>,
  1224.                              <GIC_SPI 8 IRQ_TYPE_LEVEL_HIGH>;
  1225.                 interrupt-names = "JOB", "MMU", "GPU";
  1226.         };

  1228.         iep_mmu {
  1229.                 dbgname = "iep";
  1230.                 compatible = "rockchip,iep_mmu";
  1231.                 reg = <0xff900800 0x100>;
  1232.                 interrupts = <GIC_SPI 17 IRQ_TYPE_LEVEL_HIGH>;
  1233.                 interrupt-names = "iep_mmu";
  1234.         };

  1236.         vip_mmu {
  1237.                 dbgname = "vip";
  1238.                 compatible = "rockchip,vip_mmu";
  1239.                 reg = <0xff950800 0x100>;
  1240.                 interrupts = <GIC_SPI 13 IRQ_TYPE_LEVEL_HIGH>;
  1241.                 interrupt-names = "vip_mmu";
  1242.         };

  1244.         vopb_mmu {
  1245.                 dbgname = "vopb";
  1246.                 compatible = "rockchip,vopb_mmu";
  1247.                 reg = <0xff930300 0x100>;
  1248.                 interrupts = <GIC_SPI 15 IRQ_TYPE_LEVEL_HIGH>;
  1249.                 interrupt-names = "vopb_mmu";
  1250.         };

  1252.         vopl_mmu {
  1253.                 dbgname = "vopl";
  1254.                 compatible = "rockchip,vopl_mmu";
  1255.                 reg = <0xff940300 0x100>;
  1256.                 interrupts = <GIC_SPI 16 IRQ_TYPE_LEVEL_HIGH>;
  1257.                 interrupt-names = "vopl_mmu";
  1258.         };

  1260.         hevc_mmu {
  1261.                 dbgname = "hevc";
  1262.                 compatible = "rockchip,hevc_mmu";
  1263.                 reg = <0xff9c0440 0x40>,
  1264.                       <0xff9c0480 0x40>;
  1265.                 interrupts = <GIC_SPI 111 IRQ_TYPE_LEVEL_HIGH>;
  1266.                 interrupt-names = "hevc_mmu";
  1267.         };

  1269.         vpu_mmu {
  1270.                 dbgname = "vpu";
  1271.                 compatible = "rockchip,vpu_mmu";
  1272.                 reg = <0xff9a0800 0x100>;
  1273.                 interrupts = <GIC_SPI 11 IRQ_TYPE_LEVEL_HIGH>;
  1274.                 interrupt-names = "vpu_mmu";
  1275.         };

  1277.         isp_mmu {
  1278.                 dbgname = "isp_mmu";
  1279.                 compatible = "rockchip,isp_mmu";
  1280.                 reg = <0xff914000 0x100>,
  1281.                       <0xff915000 0x100>;
  1282.                 interrupts = <GIC_SPI 14 IRQ_TYPE_LEVEL_HIGH>;
  1283.                 interrupt-names = "isp_mmu";
  1284.         };

  1286.         rockchip_suspend {
  1287.                 rockchip,ctrbits = <
  1288.                         (0
  1289.                          |RKPM_CTR_PWR_DMNS
  1290.                          |RKPM_CTR_GTCLKS
  1291.                          |RKPM_CTR_PLLS
  1292.                  //      |RKPM_CTR_GPIOS
  1293.                 //         |RKPM_CTR_SYSCLK_DIV
  1294.                 //         |RKPM_CTR_IDLEAUTO_MD
  1295.                 //         |RKPM_CTR_ARMOFF_LPMD
  1296.                          |RKPM_CTR_ARMOFF_LOGDP_LPMD
  1297.                         )
  1298.                         >;
  1299.                 rockchip,pmic-suspend_gpios = <
  1300.                         RKPM_PINGPIO_BITS_OUTPUT(GPIO7_A1,RKPM_GPIO_OUT_H)
  1301.                         >;
  1302.                 rockchip,pmic-resume_gpios = <
  1303.                         RKPM_PINGPIO_BITS_FUN(PWM1,RKPM_GPIO_PULL_DN)
  1304.                         >;
  1305.         };

  1307.         isp: isp@ff910000{
  1308.                 compatible = "rockchip,isp";
  1309.                 reg = <0xff910000 0x10000>;
  1310.                 interrupts = <GIC_SPI 14 IRQ_TYPE_LEVEL_HIGH>;
  1311.                 clocks = <&clk_gates16 2>, <&clk_gates16 1>, <&clk_isp>, <&clk_isp_jpe>, <&clkin_isp>, <&clk_cif_out>, <&clk_gates5 15>, <&clk_cif_pll>, <&pd_isp>, <&clk_gates16 6>;
  1312.                 clock-names = "aclk_isp", "hclk_isp", "clk_isp", "clk_isp_jpe", "pclkin_isp", "clk_cif_out", "clk_mipi_24m", "clk_cif_pll", "pd_isp", "hclk_mipiphy1";
  1313.                 pinctrl-names = "default", "isp_dvp8bit2", "isp_dvp10bit", "isp_dvp12bit", "isp_dvp8bit0", "isp_mipi_fl", "isp_mipi_fl_prefl","isp_flash_as_gpio","isp_flash_as_trigger_out";
  1314.                 pinctrl-0 = <&isp_mipi>;
  1315.                 pinctrl-1 = <&isp_mipi &isp_dvp_d2d9>;
  1316.                 pinctrl-2 = <&isp_mipi &isp_dvp_d2d9 &isp_dvp_d0d1>;
  1317.                 pinctrl-3 = <&isp_mipi &isp_dvp_d2d9 &isp_dvp_d0d1 &isp_dvp_d10d11>;
  1318.                 pinctrl-4 = <&isp_mipi &isp_dvp_d0d7>;
  1319.                 pinctrl-5 = <&isp_mipi>;
  1320.                 pinctrl-6 = <&isp_mipi &isp_prelight>;
  1321.                 pinctrl-7 = <&isp_flash_trigger_as_gpio>;
  1322.                 pinctrl-8 = <&isp_flash_trigger>;
  1323.                 rockchip,isp,mipiphy = <2>;
  1324.                 rockchip,isp,cifphy = <1>;
  1325.                 rockchip,isp,mipiphy1,reg = <0xff968000 0x4000>;
  1326.                 rockchip,gpios = <&gpio7 GPIO_B5 GPIO_ACTIVE_HIGH>;
  1327.                  //FireFly
  1328.         gpios-cifpower = <&gpio7 GPIO_B4 GPIO_ACTIVE_HIGH>;
  1329.         gpios-dvppower = <&gpio0 GPIO_B3 GPIO_ACTIVE_HIGH>;
  1330.                 rockchip,isp,iommu_enable = <1>;
  1331.                 status = "okay";
  1332.         };
  1333.         cif: cif@ff950000 {
  1334.              compatible = "rockchip,cif";
  1335.              reg = <0xff950000 0x10000>;
  1336.              interrupts = <GIC_SPI 13 IRQ_TYPE_LEVEL_HIGH>;
  1337.              clocks = <&pd_isp>,<&clk_gates15 14>,<&clk_gates15 15>,<&clkin_cif>,<&clk_gates16 0>,<&clk_cif_out>;
  1338.              clock-names = "pd_cif0", "aclk_cif0","hclk_cif0","cif0_in","g_pclkin_cif","cif0_out";
  1339.              pinctrl-names = "cif_pin_all";
  1340.              pinctrl-0 = <&isp_mipi &isp_dvp_d2d9 &isp_dvp_d10d11>;
  1341.              status = "okay";
  1342.              };

  1344.         tsadc: tsadc@ff280000 {
  1345.                 compatible = "rockchip,tsadc";
  1346.                 reg = <0xff280000 0x100>;
  1347.                 interrupts = <GIC_SPI 37 IRQ_TYPE_LEVEL_HIGH>;
  1348.                 #io-channel-cells = <1>;
  1349.                 io-channel-ranges;
  1350.                 clock-frequency = <10000>;
  1351.                 clocks = <&clk_tsadc>, <&clk_gates7 2>;
  1352.                 clock-names = "tsadc", "pclk_tsadc";
  1353.                 pinctrl-names = "default", "tsadc_int";
  1354.                 pinctrl-0 = <&tsadc_gpio>;
  1355.                 pinctrl-1 = <&tsadc_int>;
  1356.                 tsadc-ht-temp = <120>;
  1357.                 tsadc-ht-reset-cru = <1>;
  1358.                 tsadc-ht-pull-gpio = <0>;
  1359.                 status = "okay";
  1360.         };

  1362.         lcdc_vdd_domain: lcdc-vdd-domain {
  1363.                 compatible = "rockchip,io_vol_domain";
  1364.                 pinctrl-names = "default", "1.8V", "3.3V";
  1365.                 pinctrl-0 = <&lcdc_vcc>;
  1366.                 pinctrl-1 = <&lcdc_vcc_18>;
  1367.                 pinctrl-2 = <&lcdc_vcc_33>;
  1368.         };

  1370.         dpio_vdd_domain: dpio-vdd-domain {
  1371.                 compatible = "rockchip,io_vol_domain";
  1372.                 pinctrl-names = "default", "1.8V", "3.3V";
  1373.                 pinctrl-0 = <&dvp_vcc>;
  1374.                 pinctrl-1 = <&dvp_vcc_18>;
  1375.                 pinctrl-2 = <&dvp_vcc_33>;
  1376.         };

  1378.         flash0_vdd_domain: flash0-vdd-domain {
  1379.                 compatible = "rockchip,io_vol_domain";
  1380.                 pinctrl-names = "default", "1.8V", "3.3V";
  1381.                 pinctrl-0 = <&flash0_vcc>;
  1382.                 pinctrl-1 = <&flash0_vcc_18>;
  1383.                 pinctrl-2 = <&flash0_vcc_33>;
  1384.         };

  1386.         flash1_vdd_domain: flash1-vdd-domain {
  1387.                 compatible = "rockchip,io_vol_domain";
  1388.                 pinctrl-names = "default", "1.8V", "3.3V";
  1389.                 pinctrl-0 = <&flash1_vcc>;
  1390.                 pinctrl-1 = <&flash1_vcc_18>;
  1391.                 pinctrl-2 = <&flash1_vcc_33>;
  1392.         };

  1394.         apio3_vdd_domain: apio3-vdd-domain {
  1395.                 compatible = "rockchip,io_vol_domain";
  1396.                 pinctrl-names = "default", "1.8V", "3.3V";
  1397.                 pinctrl-0 = <&wifi_vcc>;
  1398.                 pinctrl-1 = <&wifi_vcc_18>;
  1399.                 pinctrl-2 = <&wifi_vcc_33>;
  1400.         };

  1402.         apio5_vdd_domain: apio5-vdd-domain {
  1403.                 compatible = "rockchip,io_vol_domain";
  1404.                 pinctrl-names = "default", "1.8V", "3.3V";
  1405.                 pinctrl-0 = <&bb_vcc>;
  1406.                 pinctrl-1 = <&bb_vcc_18>;
  1407.                 pinctrl-2 = <&bb_vcc_33>;
  1408.         };

  1410.         apio4_vdd_domain: apio4-vdd-domain {
  1411.                 compatible = "rockchip,io_vol_domain";
  1412.                 pinctrl-names = "default", "1.8V", "3.3V";
  1413.                 pinctrl-0 = <&audio_vcc>;
  1414.                 pinctrl-1 = <&audio_vcc_18>;
  1415.                 pinctrl-2 = <&audio_vcc_33>;
  1416.         };

  1418.         apio1_vdd_domain: apio0-vdd-domain {
  1419.                 compatible = "rockchip,io_vol_domain";
  1420.                 pinctrl-names = "default", "1.8V", "3.3V";
  1421.                 pinctrl-0 = <&gpio30_vcc>;
  1422.                 pinctrl-1 = <&gpio30_vcc_18>;
  1423.                 pinctrl-2 = <&gpio30_vcc_33>;
  1424.         };

  1426.         apio2_vdd_domain: apio2-vdd-domain {
  1427.                 compatible = "rockchip,io_vol_domain";
  1428.                 pinctrl-names = "default", "1.8V", "3.3V";
  1429.                 pinctrl-0 = <&gpio1830_vcc>;
  1430.                 pinctrl-1 = <&gpio1830_vcc_18>;
  1431.                 pinctrl-2 = <&gpio1830_vcc_33>;
  1432.         };

  1434.         sdmmc0_vdd_domain: sdmmc0-vdd-domain {
  1435.                 compatible = "rockchip,io_vol_domain";
  1436.                 pinctrl-names = "default", "1.8V", "3.3V";
  1437.                 pinctrl-0 = <&sdcard_vcc>;
  1438.                 pinctrl-1 = <&sdcard_vcc_18>;
  1439.                 pinctrl-2 = <&sdcard_vcc_33>;
  1440.         };

  1442.         chosen {
  1443.                 bootargs = "vmalloc=496M";
  1444.         };
  1445. };
复制代码


作者: y58579683    时间: 2018-6-28 14:49
学习一下
作者: tonyxiong205    时间: 2018-7-25 03:43
请问能否分享下 你实现'hdmi与lvds接口双屏同显示'的dts 和 dtsi文件?
作者: ━═☆ㄗ寶    时间: 2018-7-25 17:54
tonyxiong205 发表于 2018-7-25 03:43
请问能否分享下 你实现'hdmi与lvds接口双屏同显示'的dts 和 dtsi文件?

贴的代码就是哈
作者: markbob123    时间: 2018-8-27 16:43
建议下次只贴关键部分代码



欢迎光临 Firefly开源社区 (https://dev.t-firefly.com/) Powered by Discuz! X3.1